【正文】 養(yǎng)與培育?；厥姿哪?，取得了些許成績(jī)，生活中有快樂(lè)也有艱辛。作者簽名: 二〇一〇年九月二十日致 謝時(shí)間飛逝，大學(xué)的學(xué)習(xí)生活很快就要過(guò)去，在這四年的學(xué)習(xí)生活中，收獲了很多，而這些成績(jī)的取得是和一直關(guān)心幫助我的人分不開(kāi)的。沒(méi)有你們的支持和鼓勵(lì)，這篇論文是很難順利完成的。b01000: y = 3。b01010: y = 1。b01011: y = 0。wire [4:0]y17,y18。input clk。endendmodulemodule l3 (c,d,clk)。elsey4=y2。l3 (c,d,clk)。wire [39:0]y5,y6。由于所設(shè)計(jì)并行的算法結(jié)構(gòu)與Verilog HDL語(yǔ)言編程的能力所限，（即系統(tǒng)運(yùn)行的極限速度）。從波形輸出和多次的仿真結(jié)果上看，這樣的時(shí)間滯后是可以忽略的。同時(shí)，我們還可以將其轉(zhuǎn)化成為一個(gè)的二進(jìn)制序列進(jìn)行并行輸出，這個(gè)二進(jìn)制序列直接反映了該程序前五級(jí)所產(chǎn)生的控制信號(hào)。 539。 539。 539。與二分發(fā)不同的是，在這個(gè)模塊中將出現(xiàn)于前五級(jí)中的三個(gè)模塊簡(jiǎn)化為了兩個(gè)。reg [79:0] y7。output y5。（2）該軟件擁有功能強(qiáng)大的邏輯綜合工具以及完備的電路功能仿真與時(shí)序邏輯仿真工具，支持時(shí)序分析與關(guān)鍵路徑延時(shí)分析，并可使用Signal Tap II邏輯分析工具進(jìn)行嵌入式的邏輯分析。然后利用EDA工具逐層進(jìn)行仿真驗(yàn)證，再把其中需要變成具體物理電路的模塊組合經(jīng)由自動(dòng)綜合工具轉(zhuǎn)換成門級(jí)電路網(wǎng)表。 （2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。圖32 二分查找?guī)侥K組成異或定位模塊由一個(gè)和數(shù)據(jù)位寬相等的并行異或門，一個(gè)判斷是否為0的比較器以及一個(gè)計(jì)數(shù)器等組成，見(jiàn)圖33。當(dāng)比較器發(fā)現(xiàn)某一種通道選擇正好是A1對(duì)齊的情況時(shí)就鎖住通道選擇的計(jì)數(shù)器。接下來(lái)搜索SDH幀同步字符的位置。在多路復(fù)用技術(shù)中，幀同步的作用是使在接收端的時(shí)隙脈沖排列規(guī)律和接收到的數(shù)據(jù)流中的時(shí)序排列規(guī)律一致，以保證正確無(wú)誤地進(jìn)行分路。為保證分接器的幀狀態(tài)相對(duì)于復(fù)接器的幀狀態(tài)能獲得并保持相位關(guān)系，以便正確地實(shí)施分接，在合路數(shù)字信號(hào)中還必須循環(huán)插入幀定位信號(hào)，因此在合路數(shù)字信號(hào)中，也就存在以幀為單位的結(jié)構(gòu)，各個(gè)數(shù)字時(shí)隙的位置可以根據(jù)幀定位信號(hào)加以識(shí)別。此外，傳統(tǒng)的數(shù)字設(shè)計(jì)一般采用積木式方法進(jìn)行，即由器件搭成電路板，由電路板達(dá)成數(shù)字系統(tǒng)常用的積木塊是固定功能的標(biāo)準(zhǔn)集成電路，設(shè)計(jì)者需要根據(jù)需要選擇合適的器件，再由期間組成電路板最終完成設(shè)計(jì)。VSR4是OIF（Optical Internetworking Forum光互連論壇）制定的一套協(xié)議。在數(shù)字信號(hào)中，數(shù)據(jù)一般都是以幀結(jié)構(gòu)存在的，各個(gè)時(shí)隙的位置可以根據(jù)幀定界信號(hào)加以識(shí)別。對(duì)本研究提供過(guò)幫助和做出過(guò)貢獻(xiàn)的個(gè)人或集體，均已在文中作了明確的說(shuō)明并表示了謝意。通過(guò)對(duì)仿真測(cè)試和對(duì)輸出波形的理論分析，證明程序工作正常、方法行之有效，可以滿足相關(guān)標(biāo)準(zhǔn)及使用要求，并在速度、準(zhǔn)確率體現(xiàn)了二分查找算法的優(yōu)越性。同步是通信系統(tǒng)中一個(gè)重要的實(shí)際問(wèn)題。靈活的內(nèi)部功能塊組合、引出端定義等，可大大減少電路設(shè)計(jì)和電路板設(shè)計(jì)的工作量和難度，有效的增強(qiáng)設(shè)計(jì)的靈活性，提高生產(chǎn)效率。來(lái)自O(shè)C192成幀器的16路622Mbit/s數(shù)據(jù)是字節(jié)對(duì)準(zhǔn)的，它們與622MHz時(shí)鐘同步。本文給出了一種由全數(shù)字電路構(gòu)成的幀同步電路，并且采用FPGA技術(shù)，實(shí)現(xiàn)了幀同步電路的數(shù)字化、集成化幀同步器工作原理。但對(duì)于OC192這樣的高速數(shù)據(jù)流，如果采用FPGA實(shí)現(xiàn)，需要使用159個(gè)20位比較器（碼組和比較器位數(shù)的選擇在后面有討論）和一個(gè)319:160選擇器（功能見(jiàn)表31）。由于對(duì)于排序數(shù)組的最快查找方法是二分查找法，故這里將二分查找的思想應(yīng)用于數(shù)字邏輯電路中，得到了優(yōu)化的幀搜索對(duì)齊方法。觀察異或結(jié)果不全為0的部分，發(fā)現(xiàn)沒(méi)有超過(guò)兩位全0的組合，故每次查找所用比較器只需兩位（實(shí)際用或門實(shí)現(xiàn)，見(jiàn)圖34）。目前FPGA的品種很多，有XILINX的XC系列、TI公司的TPC系列、ALTERA公司的FIEX系列等。（4）采用HDL語(yǔ)言的源程序作為歸檔文件的資料量小，便于保存，可繼承性好。Quartus II工程軟件擁有FPGA和CPLD設(shè)計(jì)的所有階段的解決方案。assign y5=a[80]amp。程序及結(jié)構(gòu)示意圖如下所示：module max13 (a,b,clk)。我們總結(jié)出第六級(jí)控制字的返回值與輸入碼的對(duì)應(yīng)標(biāo)準(zhǔn)。b00110: y = 2。b10110: y = 0。需要說(shuō)明的是，當(dāng)在前一幀進(jìn)入的數(shù)據(jù)中沒(méi)有找到幀頭時(shí)，其控制字的輸出是為0的。在編譯無(wú)誤的情況下（少量的非嚴(yán)重性警告是可以忽略的），進(jìn)入仿真界面。在非傳輸錯(cuò)誤的情況下，其計(jì)算的正確率也可達(dá)到100%。output [7:0]out_data。reg [19:0]y12,d。input[159:0] a。output[39:0] c。wire y11。assign y13=d[19:10]。assign y19=(~e[4])amp。 539。 539。 539。本人完全意識(shí)到本聲明的法律結(jié)果由本人承擔(dān)。這期間凝聚了很多人的心血，在此我表示由衷的感謝。最后，我要特別感謝我的導(dǎo)師趙達(dá)睿老師、和研究生助教熊偉麗老師。從這里走出，對(duì)我的人生來(lái)說(shuō)，將是踏上一個(gè)新的征程，要把所學(xué)的知識(shí)應(yīng)用到實(shí)際工作中去。（保密論文在解密后遵守此規(guī)定）謹(jǐn)向李老師致以崇高的敬意和衷心的感謝！
感謝自動(dòng)化系和天津工程師范學(xué)院四年來(lái)對(duì)我的大力栽培和教導(dǎo)，您們豐富的授課內(nèi)容拓寬了我的視野，使我打下了穩(wěn)固的自動(dòng)化知識(shí)的基礎(chǔ)，讓我能更順利的完成這篇文章；感謝我的同學(xué)們，你們不僅讓我感受到友情的力量，也讓我感覺(jué)到了生活的愉悅，通過(guò)課堂討論學(xué)到的思維方式將使我受益終生，感謝他們長(zhǎng)期以來(lái)在生活和學(xué)習(xí)上對(duì)我的關(guān)心和幫助。 539。 539。always ( posedge clk )begin case (f) 539。output[4:0] f。input[19:0] d。endalways ( posedge clk )beginif(clk)c=y8。always (y1 or y2 or y3)beginif(y3==1)y4=y1。l2 (b,c,clk)。reg [79:0] y4,b。 同時(shí)，在設(shè)計(jì)中也存在著許多不足，仍有許多地方需要改進(jìn)，如：，為追求更高的計(jì)算速率則要嚴(yán)格控制其寬度。正是由于這樣的串行結(jié)構(gòu)，造成了在計(jì)算過(guò)程中的初始階段輸出控制判斷信號(hào)結(jié)果的誤差，隨之轉(zhuǎn)入正常。在仿真環(huán)境下，它可以直觀的反映出A1A2幀頭的位置。b11110: y = 0。b01110: y = 1。b00010: y = 3。由此，我們?cè)诘谖寮?jí)后追加了一級(jí)專門為奇數(shù)位位長(zhǎng)的數(shù)據(jù)設(shè)計(jì)的查找模塊。output[79:0] y7。output[79:0]y3,y4。 圖41原理圖輸入法圖 圖42 自頂而下（TopDown）的設(shè)計(jì)方法在本篇設(shè)計(jì)中，主要利用Altera公司的Quartus II軟件進(jìn)行程序的設(shè)計(jì)及仿真，Quartus II是Altera公司推出的一款CPLD/FPGA開(kāi)發(fā)工具，Quartus II提供了完全集成的、且與電路結(jié)構(gòu)無(wú)關(guān)的開(kāi)發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，其優(yōu)點(diǎn)體現(xiàn)在如下幾個(gè)方面：（1）在程序設(shè)計(jì)方面可利用原理圖、結(jié)構(gòu)框圖以及多種語(yǔ)言完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件；支持芯片（電路）平面布局連線編輯，使用機(jī)極其方便。數(shù)字電路系統(tǒng)的設(shè)計(jì)者利用這種語(yǔ)言可以從上層到下層（從抽象到具體），逐層描述自己的設(shè)計(jì)思想，用一系列分層次的模塊來(lái)表示極為復(fù)雜的數(shù)字系統(tǒng)。FPGA的基本特點(diǎn)主要有： （1）采用FPGA設(shè)計(jì)ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。異或定位模塊用來(lái)產(chǎn)生幀定位的數(shù)據(jù)；二分查找模塊找到并指示AlA2交界處在160位數(shù)據(jù)中的位置：選擇器模塊選出幀對(duì)齊的數(shù)據(jù)。對(duì)這一方法的簡(jiǎn)單改進(jìn)是在字節(jié)對(duì)齊的模塊中，將167:160數(shù)據(jù)選擇器用一個(gè)3位的計(jì)數(shù)器來(lái)控制，每次選擇某一通道輸出，而將A1的比較器放在數(shù)據(jù)選擇器后面。 幀對(duì)齊方案 常見(jiàn)幀對(duì)齊方案概要（1）由簡(jiǎn)單并行幀對(duì)齊電路構(gòu)成的幀對(duì)齊方案對(duì)于OC192速率等級(jí)，首先經(jīng)串并轉(zhuǎn)換將串行數(shù)據(jù)擴(kuò)展為160位并行數(shù)據(jù)，然后采用159位寬數(shù)據(jù)寄存器寄存上一周期的數(shù)據(jù)，并和當(dāng)前周期的160位數(shù)據(jù)同時(shí)輸出，得到一個(gè)319位寬的數(shù)據(jù)，這樣每一時(shí)鐘周期都有近一半的數(shù)據(jù)是和上一周期相重復(fù)的。幀同步必須以頻率同步為前提, 只有在頻率取得同步的情況下才能實(shí)現(xiàn)幀同步。數(shù)字復(fù)接把低速數(shù)字信號(hào)合并為高速信號(hào)；相反，在接收端，要用分接器把發(fā)送端數(shù)字信號(hào)分解為原來(lái)的支路數(shù)字信號(hào)。在國(guó)外，F(xiàn)PGA的技術(shù)發(fā)展與應(yīng)用已達(dá)到相當(dāng)高的程度；在國(guó)內(nèi)，F(xiàn)PGA技術(shù)發(fā)展十分迅速，然而與國(guó)外相比還存存較大的差距。隨著Internet和SDH/SONET的不斷發(fā)展，使得越來(lái)越多的采用光互聯(lián)的電信設(shè)備放置于同一大樓甚至同一機(jī)房?jī)?nèi)，在這些短距離光互聯(lián)采用標(biāo)準(zhǔn)SDH/SONET接口器件成本較高，局域網(wǎng)內(nèi)短距離采用甚短距離光互聯(lián)系統(tǒng)（VSR）將大大降低成本。這就在數(shù)據(jù)的控制問(wèn)題上提出了更大的要求。作 者 簽 名：　　 　 　　日　 期：　　 　 　　 指導(dǎo)教師簽名：　　 　 　　 日　　期：　　 　 　　 使用授權(quán)說(shuō)明本人完全了解 大學(xué)關(guān)于收集、保存、使用畢業(yè)設(shè)計(jì)（論文）的規(guī)定，即：按照學(xué)校要求提交畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版本；學(xué)校有權(quán)保存畢業(yè)設(shè)計(jì)（論文）的印刷本和電子版，并提供目錄檢索與閱覽服務(wù)；學(xué)校可以采用影印、縮印、數(shù)字化或其它復(fù)制手段保存論文；在不以贏利為目的前提下，學(xué)?？梢怨颊撐牡牟糠只蛉?jī)?nèi)容。 關(guān)鍵字：幀定界；幀同步碼；FPGA；甚短距離光傳輸ABSTRACTAlong with the universality and developments of the network, the data’s delivering standards was also in the immediately continuous exaltation. This put forward the greater request on the control problem of the data. In digital signal, the data invariably existed with the structure of framer, and the each position of the time partition could be located with framer Delimitation. Therefore, in the digital connecting system, the framer’s synchronization was the most important part, and it included the creation and identification of the framer’s synchronization code.The essay introduces working principle of the seeking law and the realization of frame synchronization. When research operation is regular, with the standard of very short reach which is made by optical international forum to pare the three different seeking schemes, eventually select the dividingseeking is practice object. In which, on basic structural design has adopted 6 level parallel calculations pattern, establish the flow chart of frame synchronization again according to specific step, and with the EDA tool of Altera pany39。數(shù)字通信中的消息數(shù)字流總是用若干碼元組成一個(gè)“字”，又用若干“字”組成一“句”?；谛酒脑O(shè)計(jì)方法可以減少芯片的數(shù)量，縮小系統(tǒng)體積，降低能源消耗，提高系統(tǒng)性能和可靠性。圖22 發(fā)送方向數(shù)據(jù)加工流程圖 接收方向的數(shù)據(jù)傳送在接收方向（見(jiàn)圖23），：10串并轉(zhuǎn)換，經(jīng)幀同步后，對(duì)12路并行數(shù)據(jù)流進(jìn)行8B10B 解碼，并利用每個(gè)數(shù)據(jù)流中的幀定界符進(jìn)行幀對(duì)齊，即去除通道間經(jīng)傳輸后造成的延時(shí)差別（接收部分通道間延時(shí)差別容忍度不小于80ns）。 由于傳輸媒體的并行特性，每個(gè)數(shù)據(jù)通道到達(dá)接收端時(shí)可能會(huì)有不同的傳輸時(shí)延，為在接收端進(jìn)行12個(gè)通道的幀同步和數(shù)據(jù)對(duì)齊，需要插入幀定界符。此種選擇器不僅電路規(guī)模較大，而且延時(shí)太大，其延時(shí)和電路規(guī)模隨控制碼最大值的增加而增大。這樣，每次對(duì)齊只需經(jīng)過(guò)一個(gè)二選一的選擇器，系統(tǒng)由以2為底的N的對(duì)數(shù)級(jí)選擇器構(gòu)成，雖然總的級(jí)數(shù)增加了，但電路結(jié)構(gòu)卻變得簡(jiǎn)單了。第一步判斷鎖存的異或結(jié)果中間79和80位是否全0，如果不是，表示要找的AlA2交界處