【正文】 體現(xiàn)在它具有豐富的數(shù)據(jù)類型。 第六步，仿真，分析實(shí)驗(yàn)結(jié)果的實(shí)現(xiàn)效果。系統(tǒng)有兩個(gè)脈沖輸入信號(hào) clk_420hz、 fin，其中 clk_420hz 將根據(jù)設(shè)計(jì)要求分頻成 28hz、 15hz 和1hz 分別作為公里計(jì)費(fèi)和超時(shí)計(jì)費(fèi)的脈沖。 10 clk_15 表示實(shí)現(xiàn) 15 次計(jì)數(shù)，系統(tǒng)時(shí)鐘周期為 1/420s 及 15 次計(jì)數(shù)所需要的時(shí)間為15*（ 1/420） s 則對(duì)應(yīng)頻率為 420/15=28HZ。 本次設(shè)計(jì)采用的是共陰數(shù)碼管來作為實(shí)驗(yàn)的顯示模塊，低電平有效，而且是利用動(dòng)態(tài)顯示的過程。等候時(shí)間，用兩位數(shù)字顯示，顯示方式為 “XX”。 [4] 劉凡 . VHDL標(biāo)準(zhǔn)化的硬件設(shè)計(jì)語言 [J]. 計(jì)算機(jī)工程與應(yīng)用， 1998 年 01 期： 24。 use 。 附錄 三 ： 2 1 1HZ 的分頻模塊 VHDL 語言程序： library IEEE。clk_28=39。 else p_1=p_1+1。 計(jì)費(fèi)單 價(jià)使能信號(hào) k1,k0: buffer std_logic_vector(3 downto 0)。 23 elsif stop=39。 then 里程計(jì)數(shù)開始 if k0=1001 then k0=0000。 end if。 elsif ent1=39。 then c3=0000。 end if。 elsif(clk39。 end pianxuan。 adr:in std_logic_vector(3 downto 0)。 when 0011 = seg=1111001。 architecture behave of fuzhi is begin t0=0001。t have a formal stage. The audience just sat on the grass. Usually, the performances became a big party with local people joining in. For him, the rewarding part about touring isn39。 entity fuzhi is port( t0,t1,mile0,mile1,fei0,fei1,fei2,fei3:buffer std_logic_vector(3 downto 0) )。 when 0001 = seg=0110000。 use 。 t0,t1,mile0,mile1,fei0,fei1,fei2,fei3:in std_logic_vector(3 downto 0)。039。 end if。 architecture rt3 of jifei is begin process(clk2,start) begin if start=39。139。en0=39。 elsif fin=39。k1=0000。 行駛中，中途等待信號(hào) clk1: in std_logic。clk_1=39。139。 end process。 片選 seg[3..0]輸出端接數(shù)碼模塊 adr[3..0]， adr[3..0]控制數(shù)碼管的段碼，用來顯示數(shù)碼管上的數(shù)字； （ 1）當(dāng) adr[3..0]輸出 0 時(shí)， seg[6..0]輸出 7E，數(shù)碼管上顯示數(shù)字 0； （ 2）當(dāng) adr[3..0]輸出 1 時(shí)， seg[6..0]輸出 30，數(shù)碼管上顯示數(shù)字 1； （ 3）當(dāng) adr[3..0]輸出 2 時(shí)， seg[6..0]輸出 6D，數(shù)碼管上顯示數(shù)字 2； （ 4）當(dāng) adr[3..0]輸出 3 時(shí)， seg[6..0]輸出 79，數(shù)碼管上顯示數(shù)字 3； （ 5）當(dāng) adr[3..0]輸出 4 時(shí)， seg[6..0]輸出 33，數(shù)碼管上顯示數(shù)字 4； （ 6）當(dāng) adr[3..0]輸出 5 時(shí)， seg[6..0]輸出 5B，數(shù)碼管上顯示數(shù)字 5； （ 7）當(dāng) adr[3..0]輸出 6 時(shí)， seg[6..0]輸出 5F，數(shù)碼管上顯示數(shù)字 6； （ 8）當(dāng) adr[3..0]輸出 7 時(shí)， seg[6..0]輸出 70，數(shù)碼管上顯示數(shù)字 7； （ 9）當(dāng) adr[3..0]輸出 8 時(shí)， seg[6..0]輸出 7F，數(shù)碼管上顯示數(shù)字 8； （ 10）當(dāng) adr[3..0]輸出其他數(shù)值時(shí)， seg[6..0]輸出 7B，數(shù)碼管上顯示數(shù)字 9。 在論文即將完成之際 ,我的心情無法平靜 ,從開始進(jìn)入課題到論文的順利完成 ,有多少可敬的師長、同學(xué)、朋友給了我無言的幫助 ,在這里請接受我誠摯的謝意！ 19 參考文獻(xiàn) [1] 李洪偉等 . 基于 QuartusII 的 FPGA/CPLD 設(shè) 計(jì) .電子工業(yè)出版社， 2021： 15~31。根據(jù)論文的要求進(jìn)行設(shè)計(jì)工作，具體實(shí)現(xiàn)了如下功能： （ 1）里程的計(jì)算，通過傳感器測出輪子是否有運(yùn)動(dòng)，如果在一定的時(shí)間內(nèi)運(yùn)動(dòng)了，則記錄輪子的轉(zhuǎn)圈數(shù)，從而自動(dòng)計(jì)算出輪子轉(zhuǎn)動(dòng)的圈數(shù)的長度，由此計(jì)算出出租車行駛的距離。 隨著 clk 的高電平的到來， c c c c0 逐級(jí)進(jìn)行加法計(jì)數(shù)，當(dāng) c0 計(jì)數(shù)到九時(shí)，產(chǎn)生進(jìn)位， c1加一；當(dāng) c1 計(jì)數(shù)到九時(shí)，產(chǎn)生進(jìn)位， c2 加一；當(dāng) c2 計(jì)數(shù)到九時(shí)，產(chǎn)生進(jìn) 位， c3 加一。 圖 41 420HZ的分頻模塊 圖 42 15HZ、 28HZ、 1HZ三種不同頻率的分頻模塊 圖 43 分頻模塊總電路圖 圖 44 功能級(jí)仿真結(jié)果 由圖 44 可見，分頻出的 2 1 1HZ 的時(shí)鐘脈沖是正確的。 系統(tǒng)有兩個(gè)脈沖輸入信號(hào) clk_4 fin，兩個(gè)控制輸入開關(guān) start、 stop；控制過程為： start 作為計(jì)費(fèi)開始開關(guān)，當(dāng) start 為高電平時(shí)，系統(tǒng)開始根 據(jù)輸入的情況計(jì)費(fèi)。 第四步，按順序，編出各個(gè)模塊的小程序，進(jìn)行軟件編譯，糾錯(cuò)。 （ 2） VHDL 語言具有強(qiáng)大的硬件描述能力 VHDL 語言具有多層次的電路設(shè)計(jì)描述功能，既可描述系統(tǒng)級(jí)電路，也可以描述門級(jí)電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。以往的出租車計(jì)費(fèi)器的不穩(wěn)定性，功能稍等缺點(diǎn)是的大家開始尋求更新的，功能更強(qiáng)大，性能更穩(wěn)定，價(jià)錢更低廉的新型出租車計(jì)費(fèi)器。它的功能也在不斷完善。該系統(tǒng)配合車速傳感器可應(yīng)用在不同車型的出租車上，實(shí)現(xiàn)計(jì)費(fèi)等所需功能。最早的計(jì)價(jià)器全部使用機(jī)械齒輪結(jié)構(gòu)，只能簡單的計(jì)程功能，可以說，早期的計(jì)價(jià)器就是個(gè)里程表。 隨著集成電路和計(jì)算機(jī)技術(shù)的飛速發(fā)展，提高系統(tǒng)的可靠性與通用性，生產(chǎn)體積小、重量輕、功耗低、速度快、成本低、保密性好的產(chǎn)品將成為未來行業(yè)的主流 [8]。 Altera 在 Quartus II 中包含了許多諸如SignalTap II、 Chip Editor 和 RTL Viewer 的設(shè)計(jì)輔助工具，集成了 SOPC 和 HardCopy 設(shè)計(jì)流程，并且繼承了 Maxplus II 友好的圖形界面及簡便的使用方法。 由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語言，因此它可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間方便地進(jìn)行交流和共享，從而減小硬件電路設(shè)計(jì)的工作量，縮短開發(fā)周期 [3]。 控制模塊：主要完成對(duì)計(jì)價(jià)器狀態(tài)的控制。因此決定采用方案一的設(shè)計(jì)目的，時(shí)鐘脈沖 分頻器 控制器 等待脈沖 公里脈沖 計(jì)費(fèi) /復(fù)位 顯 示 計(jì) 費(fèi) 計(jì) 時(shí) 8 來作為設(shè)計(jì)目標(biāo)。 圖 48控制模塊的原理電 路圖 圖 49 控制模塊仿真原理圖 圖 410 功能級(jí)仿真結(jié)果 結(jié)合圖 49 和圖 410 可以看出，當(dāng) ent0 為高電平時(shí)，輸出為 out 即這一時(shí)段的 clk_in1（ clk_28）；當(dāng) ent1 為高電平時(shí)，輸出為 out 即這一時(shí)段的 clk_in2（ clk_15）。（具體對(duì)照表見附錄一） 由此可見，出租車計(jì)費(fèi)器可以實(shí)現(xiàn)預(yù)計(jì)目標(biāo)： （ 1）起價(jià)為 元，當(dāng)里程小于 3km 時(shí)，按起步價(jià)費(fèi)用 8 元計(jì)算；（如圖 52） （ 2）當(dāng)里程大于 3km 時(shí)每公里按 元計(jì)算；等待累計(jì)時(shí)間超過 2 分鐘，按每分鐘 元計(jì)費(fèi)。倪老師給予我充分的時(shí)間支配權(quán)利，讓我有充足的時(shí)間處理好工作和畢業(yè)設(shè)計(jì)的雙重任務(wù)。 [13] 張凌，范寒柏 . VHDL 語言中局部變量與局部信號(hào)的作用 [J]. 電子工程師， 1999 年第 12 期： 23~24。) then if(qt=59523)then qt=0000000000000000。 architecture rt1 of fenpin is 22 signal p_28:integer range 0 to 27。 else p_15=p_15+1。 use 。039。m000000001then en1=39。 若行駛里程大于 3km 則 en0 置 1 else en0=39。 使能選擇信號(hào) clk_in1:in std_logic。 use 。 if c2=1001 then c2=0000。 entity tm8 is port ( nreset:in std_logic。 附錄 八 ： 片選模塊 VHDL 語言程序： 【用模 8 控制片選，如果不放模 8 直接放占內(nèi)純，仿真時(shí)間比較長】 library ieee。 end case。 when 0101 = scan=11111011。 end behave。 28 為你提供優(yōu)秀的畢業(yè)論文參考資料，請您刪除以下內(nèi)容， O(∩ _∩ )O 謝謝?。。?A large group of tea merchants on camels and horses from Northwest China39。 fei1=0110。 when 1000 = seg=1111111。 when 0001 = scan=10111111。 when 0100 = seg=t0。 end if。 end rt3。event and clk2=39。 end rt4。 use 。 end if。 end if。139。 end process。 得 28hz 頻率信號(hào) end if。 系統(tǒng)時(shí)鐘 clk_28: out std_logic。 end fp420。 [9] 康華光主編 . 電子技術(shù)基礎(chǔ)模擬部分 . 北京高等教 育出版社， 2021： 11~26。在美麗的校園里，原本天真幼稚的我如今已蛻變成一個(gè)睿智、沉穩(wěn)的青年，感謝命運(yùn)的安排，讓我有幸結(jié)識(shí)了許多良師益友。以第一個(gè)周期為例： 當(dāng) qt 為 0 時(shí)， scan 輸出為 7F， 即點(diǎn)亮左起第一個(gè)數(shù)碼管， seg 輸出為 70， 即該數(shù)碼管 上顯示 7；隨著 clk 第一個(gè)上升沿的到來， qt 變?yōu)?1， scan 輸出為 BF， 即點(diǎn)亮左起第 二個(gè)數(shù)碼管， seg 輸出為5F， 即該數(shù)碼管 上顯示 6；隨著 clk 第二個(gè)上升沿的到來， qt 變?yōu)?2， scan 輸出為 DF，即點(diǎn)亮左起第三個(gè)數(shù)碼管， seg 輸出為 5B，即該數(shù)碼管上顯示 5；隨著 clk 第四個(gè)上升沿的到來， qt 變?yōu)?3， scan 輸出為 EF，即點(diǎn)亮左起第三個(gè)數(shù)碼管， seg 輸出為 33，即該數(shù)碼管上顯示 4；隨著 clk 第五個(gè)上升沿的到來， qt 變?yōu)?4， scan 輸出為 F7，即點(diǎn)亮左起第二個(gè)數(shù)碼管， seg 輸出為 30，即該數(shù)碼管上顯示 1；隨著 clk 第六個(gè)上升沿的到來， qt 變?yōu)?5， scan 輸出為 FB，即點(diǎn)亮左起第 六個(gè)數(shù)碼管， seg 輸出為 7E，即該數(shù)碼管上顯示 0；隨著 clk 第七個(gè)上升沿的到來， qt 變?yōu)?6， scan 輸出為 FD，即點(diǎn)亮左起第七個(gè)數(shù)碼管， seg 輸出為 79，即該數(shù)碼管上顯示 3；隨著 clk 第八個(gè)上升沿的到