【正文】 ，在實(shí)時(shí)測(cè)控和高速應(yīng)用領(lǐng)域前景廣闊；另一方面，F(xiàn)PGA／CPLD 器件在功能開發(fā)上是軟件實(shí)現(xiàn)的，但物理機(jī)制卻和純硬件電路一樣，十分可靠；而且與其他的設(shè)計(jì)方法相比，F(xiàn)PGA芯片具有比較豐富的存儲(chǔ)單元，可以將原本需要外加的存儲(chǔ)設(shè)備轉(zhuǎn)移到 FPGA 芯片內(nèi)部實(shí)現(xiàn)，使整體設(shè)計(jì)需要的外圍元器件更少。(3) 計(jì)費(fèi)器必須要有防作弊功能，能有效防止司機(jī)作弊，同時(shí)要防止計(jì)費(fèi)器在營運(yùn)過程中死機(jī)。毛刺(競爭一冒險(xiǎn))現(xiàn)象。大規(guī)模集成電路的發(fā)展產(chǎn)生了第三代計(jì)價(jià)器，也就是全電子化的計(jì)價(jià)器，其功能在不斷完善中。它采用了手搖計(jì)算機(jī)與機(jī)械結(jié)構(gòu)相結(jié)合的方式，實(shí)現(xiàn)了半機(jī)械半電子化，在計(jì)程的同時(shí)還可完成計(jì)價(jià)的工作。作弊者利用這一原理，額外向計(jì)價(jià)器輸入脈沖，其方法多種多樣如利用車內(nèi)收音機(jī)、電動(dòng)剃須刀。因而，所設(shè)計(jì)的計(jì)費(fèi)器應(yīng)能很方便地重新編程。軟件可以使用自頂向下的設(shè)計(jì)方案，而且可以多個(gè)人分工并行工作，這些年來IP核產(chǎn)業(yè)的崛起，將若干軟核結(jié)合起來就可以構(gòu)成一個(gè)完整的系統(tǒng)，這一切極大地縮短了開發(fā)周期和上市時(shí)間，有利于在激烈的市場(chǎng)競爭中搶占先機(jī)。 出租車計(jì)價(jià)器的功能(1) 實(shí)時(shí)顯示每次旅程的總金額和里程數(shù)；(2) 實(shí)時(shí)顯示計(jì)費(fèi)單價(jià)，并能顯示等待時(shí)間；(3) 適應(yīng)價(jià)格調(diào)整，程序修改方便。一些對(duì)實(shí)時(shí)性和同步性要求較高的系統(tǒng)，如數(shù)據(jù)采集系統(tǒng)，甚至不能使用任何可能含有毛刺的輸出作為時(shí)鐘信號(hào)。需要考慮的是EPCS1的編程次數(shù)是有限制的，雖然比EPC 系列芯片的要多，但是太頻繁的擦除和寫入對(duì)芯片還是有一定影響的。電機(jī)模塊的作用是模擬出租車的運(yùn)行狀況，包括加速，開啟和停止功能。3腳（VO）：反視度調(diào)整。與另外一門硬件描述語言Verilog HDL相比，VHDL更善于描述高層的一些設(shè)計(jì)，包括系統(tǒng)級(jí)（算法、數(shù)據(jù)通路、控制）和行為級(jí)（寄存器傳輸級(jí)）。圖 51 系統(tǒng)頂層框圖主要分為三個(gè)模塊，分別為：秒分頻模塊、計(jì)量模塊和譯碼顯示模塊。MONEY 模塊： 從 GL 模塊傳送來的 flag_3_9km，flag_9km信號(hào)和從DENDAI 模塊傳送來的 flag 信號(hào)決定單價(jià)費(fèi)用以便用于總費(fèi)用的累加，同時(shí)輸出十六進(jìn)制費(fèi)用數(shù) fei_bcd[15..0]。139。039。END IF。 END IF。039。139。 Temp3=Not Temp3。輸入系統(tǒng)時(shí)鐘clock_50M，按鍵 key[2..0]，輸出按鍵使能信號(hào)START，PUL，直流電機(jī)控制端motoa，motob。按鍵掃描周期為316Hz。 ELSIF PUL=39。 END IF。 ELSE en1=39。DENDAI 模塊仿真信號(hào)如圖512所示。039。圖513 MONEY模塊原理圖圖514 MONEY模塊仿真波形圖 conv模塊的實(shí)現(xiàn)conv模塊如圖515所示。139。輸入信號(hào)總費(fèi)用信號(hào) jfbai[3..0]，jfshi[3..0]，jfge[3..0]，jfjiao[3..0]，等待時(shí)間信號(hào) hour_h[3..0]，hour_l[3..0]，min_h[3..0]，min_l[3..0]，單價(jià)數(shù)值信號(hào) sf_h[3..0]，sf_l[3..0]，總公里數(shù)值信號(hào) glbai[3..0]，glshi[3..0]，glge[3..0]，gljiao[3..0]，時(shí)鐘信號(hào) clk_50M，復(fù)位信號(hào) reset。由于前期工作準(zhǔn)備充分，所以在整機(jī)電路調(diào)試過程中，出現(xiàn)了一個(gè)問題。在這里，我祝愿我的同學(xué)們?cè)谝院蟮娜松缆飞隙寄軌蚱桨?、幸福！最后，我要感謝認(rèn)真寫教材的老師，是你們給我一個(gè)了解知識(shí)真相的機(jī)會(huì)，我還要感謝網(wǎng)絡(luò)上素未謀面的熱心人，是你們從一個(gè)初學(xué)者的角度快速、全面的為我講解一些非常初級(jí)的問題，使我少走彎路、快速入門。 CP : IN STD_LOGIC。 glge : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。END COMPONENT。 fei3 : STD_LOGIC_VECTOR(31 DOWNTO 0) )。END COMPONENT。 out1 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。SIGNAL glshi : STD_LOGIC_VECTOR(3 DOWNTO 0)。b2v_inst3 : sfGENERIC MAP(fei0 = 00000000000000000000000000000000, fei1 = 00000000000000010000000100010000, fei2 = 00000000000100000000000100000000, fei3 = 00000000000000000001000000000000 )PORT MAP(en0 = en0, en1 = en1, en2 = en2, t = t, sf_out = sf_out)。 系統(tǒng)復(fù)位 lcd_rs:out std_logic。)。 when 2=lcd1_5=x32。event and clk_50M=39。 暫停時(shí)間的分鐘位，秒位 sf_h,sf_l:in integer range 0 to 10。SIGNAL t : STD_LOGIC。SIGNAL flag_3_9 : STD_LOGIC。 CLK500HZ : OUT STD_LOGIC )。 flag_3_9km : IN STD_LOGIC。END COMPONENT。 lcd_rs : OUT STD_LOGIC。END COMPONENT。 motob : OUT STD_LOGIC。從于老師的身上我也學(xué)習(xí)到許多東西，一絲不茍、細(xì)心鉆研的精神尤其令我印象深刻，對(duì)一個(gè)即將要踏上老師崗位的我來說是一筆不菲的財(cái)富。在單元模塊調(diào)試過程中，液晶調(diào)試模塊花時(shí)間將近二周，我先用單片機(jī)控制液晶顯示，成功后，我才算真正了解了LCD1602的控制時(shí)序，這對(duì)使用FPGA控制液晶起到了至關(guān)重要的作用。END ONE。利用時(shí)鐘信號(hào) clk來產(chǎn)生敏感信號(hào)。 chefei_9=d3。 denfei=d0。amp。 ELSE s1=s1+1。s0=10000000 THEN en0=39。m1=000。key_edge=NOT (dout1 or dout2 or dout3 ) and k_debounce。END。 Temp1=Not Temp1。039。139。en1=39。139。039。下面列出GL 模塊的關(guān)鍵代碼：BEGIN IF RESET=39。DENDAI 模塊：在汽車啟動(dòng)后，當(dāng)遇到顧客等人、紅燈或堵車不能前進(jìn)時(shí)，出租車采用計(jì)時(shí)收費(fèi)的方式。配置語句一般用來描述層與層之間的連接關(guān)系以及實(shí)體與結(jié)構(gòu)之間的連接關(guān)系。其中Verilog HDL比較簡單，在NIOS項(xiàng)目里運(yùn)用較多；而VHDL語言功能強(qiáng)大，學(xué)習(xí)起來有一定難度，在數(shù)字系統(tǒng)和通信系統(tǒng)設(shè)計(jì)中使用較多。16x2字符型液晶顯示模塊（LCM）的引腳及功能如下：1腳（VDD/VSS）：電源5(1177。情形一：當(dāng)MOTO_A=1，MOTO_B=0時(shí)，Q1導(dǎo)通，導(dǎo)致Q2導(dǎo)通，Q6導(dǎo)通后電流形成回路，同時(shí)Q5截止，Q3截止，Q4截止，而電流從A流向B，電機(jī)正轉(zhuǎn)。EPCS1擁有包括在系統(tǒng)可編程（ISP）、flash存儲(chǔ)器訪問接口、節(jié)省單板空間的小外形集成電路（SOIC）封裝等高級(jí)特征，成為Cyclone FPGA系列產(chǎn)品在大容量及價(jià)格敏感的應(yīng)用環(huán)境下的完美補(bǔ)充。本系統(tǒng)的FPGA核心模塊主要由FPGA芯片、電源、時(shí)鐘源、復(fù)位電路、FPGA配置電路及下載接口電路組成。啟動(dòng)/停止鍵為一脈沖信號(hào)，當(dāng)有電平發(fā)生變換時(shí)，表示該計(jì)費(fèi)系統(tǒng)已啟動(dòng)。但這種設(shè)計(jì)外圍電路較多而時(shí)序?qū)崿F(xiàn)能力較弱，調(diào)試復(fù)雜，抗干擾能力差，特別對(duì)這種計(jì)程車的計(jì)價(jià)器需要長時(shí)間不間斷運(yùn)作的系統(tǒng)，由于主要是軟件運(yùn)作，容易出錯(cuò)，造成系統(tǒng)不穩(wěn)定。本設(shè)計(jì)課題擬解決的問題：本課題采用 FPGA 芯片為核心，用較少的硬件和適當(dāng)?shù)能浖嗷ヅ浜现饕鉀Q以下問題：(1) 不同地區(qū)的計(jì)費(fèi)方式存在差異，即使同一地區(qū)，不同車型的出租車，其計(jì)費(fèi)方式也有差別；另一方面，出租車還面臨幾年一次的調(diào)價(jià)或調(diào)整計(jì)費(fèi)方式等問題。但在實(shí)際運(yùn)營中，總有不少經(jīng)營者或乘客反映相同路徑，不同的出租車的收費(fèi)有較大的出入?，F(xiàn)今我國生產(chǎn)計(jì)價(jià)器的企業(yè)有上百家，主要是集中在北京，上海，沈陽和廣州等地。新型數(shù)據(jù)存儲(chǔ)器的應(yīng)用使得計(jì)價(jià)器的營運(yùn)數(shù)據(jù)在掉電情況下還可以保存10年。傳感器輸出的脈沖其脈沖寬度、占空比等參數(shù)都是可變的，使計(jì)價(jià)器與傳感器對(duì)號(hào)入座?？偨痤~ 顯示單價(jià)顯示單片機(jī)鍵盤控制啟動(dòng)/清除開關(guān)里程傳感器串口顯示驅(qū)動(dòng)電路鎖存器 圖21 基于單片機(jī)出租車計(jì)價(jià)器系統(tǒng)框圖 方案二：基于EDA的出租車計(jì)價(jià)器方案設(shè)計(jì)出租車計(jì)價(jià)器系統(tǒng)基于FPGA芯片，采用自頂向下設(shè)計(jì)方法?；趯?duì)以上各個(gè)因素的考慮，決定采用以 FPGA 為核心，用 VHDL 編程來實(shí)現(xiàn)計(jì)價(jià)器的設(shè)計(jì)方法，實(shí)現(xiàn)出租車計(jì)價(jià)器的設(shè)計(jì)，提升設(shè)計(jì)的可行性。(4) 計(jì)時(shí)精度： 1 秒； 計(jì)時(shí)范圍：1 小時(shí)。本系統(tǒng)時(shí)鐘接線如圖44所示：圖43 I/O電壓、內(nèi)核電壓連接圖圖44 系統(tǒng)時(shí)鐘接線圖復(fù)位電路由于系統(tǒng)在運(yùn)行中受到干擾后可能會(huì)出現(xiàn)CPU程序“跑飛”等異常，此時(shí)系統(tǒng)盲目運(yùn)行甚至出現(xiàn)死機(jī)現(xiàn)象，因此為確保系統(tǒng)穩(wěn)定可靠工作,復(fù)位電路是必不可少的一部分。當(dāng)按鍵SW未按下時(shí)，KEY值輸出為高電平。從LED的亮滅情況來直觀反應(yīng)CP電平狀態(tài)。1：讀；0：寫。l 支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用。三個(gè)模塊有機(jī)地結(jié)合在一起，實(shí)現(xiàn)了基于FPGA的多功能計(jì)程車計(jì)價(jià)器的設(shè)計(jì)。輸入信號(hào)為時(shí)鐘信號(hào) CLK_50M，脈沖信號(hào)CP，復(fù)位信號(hào)SYS_RESET，按鍵開關(guān)KEY[2..0]，輸出信號(hào)為液晶顯示信號(hào) lcd_rs，lcd_rw，lcd_e，data[7..0]，直流電機(jī)控制端 motoa，motob。en2=39。039。039。flag_1k=39。 else 39。大于9KMEND one。 END IF。 dout3=dout2。139。此IF語句得到en1使能信號(hào) ELSE en1=39。 IF s1=101 THEN s1=000。 hour_h=39。下面給出計(jì)費(fèi)的關(guān)鍵代碼： fei_bcd=denfei+chefei_3_9+chefei_9+fei_base 。 end process che_3_9。 thenout1=conv_std_logic_vector(tmp rem 10,4)。 ELSIF en2=39。在該模塊程序中，將不變的字符固定，同時(shí)將變化的字符位置進(jìn)行掃描周期為500Hz的動(dòng)態(tài)掃描，以減小錯(cuò)誤顯示的概率。從當(dāng)前背著行囊獨(dú)自出大山來到這片陌生的天津，興奮激動(dòng)的樣子我現(xiàn)在一想我還歷歷在目。 SYS_RESET : IN STD_LOGIC。 flag_3_9k : OUT STD_LOGIC。 jfge : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 PUL : IN STD_LOGIC。 sf_out : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 motoa : OUT STD_LOGIC。SIGNAL CLK1HZ : STD_LOGIC。SIGNAL jijiao : STD_LOGIC_VECTOR(3 DOWNTO 0)。END bdf_type。architecture behave of ram_1602 is signal lcd1_1,lcd1_2,lcd1_3,lcd1_4,lcd1_5,lcd1_6,lcd1_7,lcd1_8:std_logic_vector(7 downto 0)。 t=t+1。 end if。 signal t:std_logic_vector(19 downto 0)。use 。SIGNAL min_h : STD_LOGIC_VECTOR(3 DOWNTO 0)。SIGNAL en0 : STD_LOGIC。END COMPONENT。COMPONENT moneyGENERIC (fei_10km : STD_LOGIC_VECTOR(63 DOWNTO 0)。 ff : OUT STD_LOGIC。 jfshi : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 flag_3_9km : OUT STD_LOGIC。 KEY : IN STD_LOGIC_VECTOR(2 DOWNTO 0)。三年大專二年本科，我要感謝我的母校天津電子信息職業(yè)技術(shù)學(xué)院，將我送到天津職業(yè)技術(shù)師范大學(xué)繼續(xù)深造。液晶第一行顯示順序分別是等待時(shí)間，總費(fèi)用，第二行顯示計(jì)費(fèi)單價(jià)，總公里數(shù)。 THEN sf_out_t=fei2。out3=conv_std_logic_vector(q2 rem 10,4)。 begin if reset=39。 begin if reset=39。amp。 此IF語句完成分計(jì)數(shù) IF m1=101 THEN m1=000。 END IF。039。 end if。