【正文】 做一些擴(kuò)展，比如可以通過(guò)更改 RAM 的存儲(chǔ)深度，計(jì)數(shù)器的地址數(shù)以及對(duì)分頻器程序做出修改從而改變存儲(chǔ)深度；也可以提高系統(tǒng)時(shí)鐘頻率，實(shí)現(xiàn)更高的采樣率。仿真圖的結(jié)果說(shuō)明本次設(shè)計(jì)完全實(shí)現(xiàn)了所要實(shí)現(xiàn)的簡(jiǎn)易邏輯分析儀的功能要求，本次設(shè)計(jì)的流程、系統(tǒng)框圖以及原理圖是正確的。從仿真圖看出，該模塊很好地實(shí)現(xiàn)了所需要的功能，完全符合設(shè)計(jì)要求。這時(shí)候 RAM 啟動(dòng)，并開(kāi)始對(duì)輸入的數(shù)據(jù)流進(jìn)行采樣，之后將采集得來(lái)的信號(hào)數(shù)據(jù)寫(xiě)入 RAM 中，采樣存儲(chǔ)時(shí)間持續(xù) 32 個(gè)系 統(tǒng)時(shí)鐘周期，亦即 32bit 每一通道，然后結(jié)束存儲(chǔ)。使用 VHDL 語(yǔ)言編程并在 Quartus II 中生成的該模塊符號(hào)圖如圖 所示。使用 VHDL 語(yǔ)言編程并在 Quartus II 中生成的該模塊元件圖如圖 所示。 觸發(fā)模塊的仿真結(jié)果如圖 所示。 數(shù)字信號(hào)發(fā)生器仿真 使用 VHDL 語(yǔ)言編程并在 Quartus II 中生成的該模塊符號(hào)圖如圖 所示。 圖 任意 分頻器元件符號(hào) 圖 圖 帶異步置位 /復(fù)位通用寄存器仿真圖 圖 分頻器 時(shí)序仿真圖 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 12 圖 中， CLK 為時(shí)鐘信號(hào)， OUTPUT 為輸出信號(hào)。 使用 VHDL 語(yǔ)言編程并在 Quartus II 中生成的該模塊符號(hào)圖如圖 所示。之后 OE 會(huì)進(jìn)入低電平狀態(tài)， RAM 讀出 32 個(gè)數(shù)據(jù)。當(dāng)輸入的信號(hào)與預(yù)置的觸發(fā)字邏輯狀態(tài)相同時(shí)，輸出高電平信號(hào)，分別作為啟動(dòng)存儲(chǔ)器、分頻器的使能信號(hào)和啟動(dòng) RAM 的片選信號(hào)。根據(jù)以上的要求，設(shè)計(jì)出來(lái)的簡(jiǎn)易邏輯分析儀的系統(tǒng)實(shí)現(xiàn)框圖如圖 所示。 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 6 第二章 設(shè)計(jì)方案 設(shè)計(jì)任務(wù) 和要求 本文基于 FPGA 設(shè)計(jì)一個(gè) 8 通道的簡(jiǎn)易邏輯分析儀。 FPGA 簡(jiǎn)介 FPGA（ FieldProgrammable Gate Array） ， 即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在 PAL、GAL、 CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。然而自從 1973 年第一臺(tái)真正意義上的邏輯分析儀誕生至今，已經(jīng)過(guò)去了 40 年，邏輯分析儀的普及之路依舊任重道遠(yuǎn) 。第二章為設(shè)計(jì)方案，分別介紹了本次課題設(shè)計(jì)的設(shè)計(jì)任務(wù)，基本要求，并著重分析了本次設(shè)計(jì)的總體設(shè)計(jì)方案及其框圖。 目前廣范圍、高精度數(shù)字式頻率和功率因數(shù)的測(cè)量，大都用單片機(jī)加高速專(zhuān)用計(jì)數(shù)器來(lái)實(shí)現(xiàn)。 1973 年美國(guó) HP 公司和BIOMATION 公司分別研發(fā)出了狀態(tài)分析儀和定時(shí)分析儀。 本文采用 FPGA 開(kāi)發(fā)器件 設(shè)計(jì)一個(gè) 8 通道的簡(jiǎn)易邏輯分析儀，實(shí)現(xiàn)對(duì)輸入的 8 路邏輯信號(hào)進(jìn)行數(shù)據(jù)判斷、數(shù)據(jù)存儲(chǔ)、采集和處理，然后輸出顯示的功能。本系統(tǒng)根據(jù)邏輯分析儀所要實(shí)現(xiàn)的各項(xiàng)功能分別編程設(shè)計(jì)了對(duì)應(yīng)的功能模塊，分別是觸發(fā)模塊，數(shù)據(jù)緩存模塊，分頻模塊以及存儲(chǔ)器模塊，并分別進(jìn)行了仿真驗(yàn)證，在此基礎(chǔ)上，完成了系統(tǒng)電路的設(shè)計(jì)與仿真。 發(fā)展至今，電子信息技術(shù)正處于高速發(fā)展階段，電子系統(tǒng)數(shù)字化的趨勢(shì)已經(jīng)不可阻擋。 FPGA 靈活的現(xiàn)場(chǎng)可更改性，使得在有需要時(shí)可以對(duì)系統(tǒng)進(jìn)行非常方便的改進(jìn)。 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 4 第一 章 概述 選題背景 近年來(lái)，隨著高校電子類(lèi)及與其相關(guān)的專(zhuān)業(yè)教學(xué)中，越來(lái)越關(guān)注學(xué)生的動(dòng)手能力培養(yǎng)，其中讓大學(xué)生們進(jìn)入實(shí)驗(yàn)室進(jìn)行項(xiàng)目的實(shí)踐設(shè)計(jì)課程日益得到重視。而大部分高校又覺(jué)得沒(méi)有必要購(gòu)買(mǎi)高精確度邏輯分析儀，因?yàn)橛X(jué)得學(xué)校環(huán)境用不著。這些可蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 5 編輯元件可以被用來(lái)實(shí)現(xiàn)一些基本的邏輯門(mén) 電路 （比如 AND、 OR、 XOR、 NOT）或者更復(fù)雜一些的組合功能比如解碼器。觸發(fā)之后，將觸發(fā)信號(hào)輸出到 RAM 中作為 RAM 的片選信號(hào)，再由 RAM對(duì) 8 通道的數(shù)據(jù)流進(jìn)行一次采集、存儲(chǔ) ,每通道儲(chǔ)存深度為 32bit，并且進(jìn)行輸出顯示。本次設(shè)計(jì)中的幾個(gè)模塊分別負(fù)責(zé)對(duì)輸入信號(hào)的判斷、比較、存儲(chǔ)、采集和處理，最后經(jīng)由 RAM 輸出。 （ 4）分頻器：分頻器在接收到觸發(fā)電路發(fā)出的使能信號(hào) ABLE 后開(kāi)始工作，將有源晶振輸入的 1MHz 時(shí)鐘進(jìn)行 640 分頻，得到周期為 640us 的時(shí)鐘信號(hào)，其實(shí)就是分頻后的一個(gè)時(shí)鐘周期相當(dāng)于系統(tǒng)時(shí)鐘的 64 個(gè)周期。由 VHDL 語(yǔ)言編程實(shí)現(xiàn)，其工作流程圖如圖 所示，預(yù)置信號(hào)可以通過(guò)外部輸入， 10KHz 時(shí)鐘由 1MHz 晶振提供的信號(hào)經(jīng)過(guò) 10 分頻后產(chǎn)生，在數(shù)字信號(hào)發(fā)生器中進(jìn)行分頻器的設(shè)計(jì)主要是為了使得有源晶振可以實(shí)現(xiàn)自由選取，進(jìn)一步方便系統(tǒng)的設(shè)計(jì)，體現(xiàn)了 FPGA 所具有的優(yōu)越性。從仿真圖可以看出，在使能信號(hào) EN=1， SET和 RESET 為 0 時(shí)，在每個(gè)時(shí)鐘上升沿到來(lái)時(shí)，都可以將預(yù)置的信號(hào)輸出，因此該模塊功能滿(mǎn)足所需要求。 使用 VHDL 語(yǔ)言編程并在 Quartus II 中生成的該模塊符號(hào)圖如圖 所示。從仿真圖可以看出此數(shù)字信號(hào)發(fā)生器模塊功能完全符合所需要求。如圖 所示，當(dāng)輸入數(shù)據(jù)流 INPUTM的邏輯狀態(tài)為 00001001（ 9）和預(yù)置觸發(fā)字的邏輯狀態(tài) 00001001（ 9）相同時(shí)，之后將一直輸出高電平。 640 分頻器 FREQ 的實(shí)現(xiàn) 由于數(shù)字信號(hào)發(fā)生器產(chǎn)生的每個(gè)數(shù)據(jù)周期是 10us，而我們的 RAM 需要實(shí)現(xiàn)在一個(gè)周期中，先寫(xiě)入 32 個(gè)數(shù)據(jù)，再讀出 32 個(gè)數(shù)據(jù)的功能。從仿真圖看到，當(dāng)分頻器工作的時(shí)候，高頻時(shí)鐘信號(hào)被分成了一個(gè)低頻時(shí)鐘信號(hào)。使用 VHDL 語(yǔ)言編程并在 Quartus II 中生成的該模塊符號(hào)圖如圖 所示。 圖 系統(tǒng)頂層原理圖 圖 系統(tǒng)頂層仿真圖 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 21 在圖 的系統(tǒng)仿真圖中， CLK 為系統(tǒng)時(shí)鐘； CLK1 為有源晶振； CLK_EN 使能信號(hào) ； CLR 為計(jì)數(shù)器復(fù)位信號(hào)； LOADA 為數(shù)字信號(hào)發(fā)生器開(kāi)始工作信號(hào)； DU 為預(yù)置信號(hào)； datab 為預(yù)置觸發(fā)字； A 為數(shù)字信號(hào)發(fā)生器產(chǎn)生的數(shù)據(jù)流觀(guān)察信號(hào)； B 為觸發(fā)信號(hào)觀(guān)察信號(hào)，亦即 RAM 片選信號(hào)； C 為 OE 讀寫(xiě)信號(hào)觀(guān)察信號(hào)； D 為計(jì)數(shù)器地址信號(hào)； DATA_O 為輸出端口。最后將這些模塊連接起來(lái)實(shí)現(xiàn)了一個(gè) 8 通道的簡(jiǎn)易邏輯分析儀，從仿真結(jié)果可以看到本次設(shè)計(jì)是正確的，比較好的完成了這次課題設(shè)計(jì)。 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 23 參考文獻(xiàn) [1]潘松 ,黃繼業(yè) .EDA 技術(shù)實(shí)用教程 — VHDL[M].北京：科學(xué)出版社， 20xx. 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