【正文】 做一些擴展，比如可以通過更改 RAM 的存儲深度，計數(shù)器的地址數(shù)以及對分頻器程序做出修改從而改變存儲深度；也可以提高系統(tǒng)時鐘頻率，實現(xiàn)更高的采樣率。仿真圖的結(jié)果說明本次設(shè)計完全實現(xiàn)了所要實現(xiàn)的簡易邏輯分析儀的功能要求，本次設(shè)計的流程、系統(tǒng)框圖以及原理圖是正確的。從仿真圖看出，該模塊很好地實現(xiàn)了所需要的功能，完全符合設(shè)計要求。這時候 RAM 啟動，并開始對輸入的數(shù)據(jù)流進行采樣，之后將采集得來的信號數(shù)據(jù)寫入 RAM 中，采樣存儲時間持續(xù) 32 個系 統(tǒng)時鐘周期，亦即 32bit 每一通道，然后結(jié)束存儲。使用 VHDL 語言編程并在 Quartus II 中生成的該模塊符號圖如圖 所示。使用 VHDL 語言編程并在 Quartus II 中生成的該模塊元件圖如圖 所示。 觸發(fā)模塊的仿真結(jié)果如圖 所示。 數(shù)字信號發(fā)生器仿真 使用 VHDL 語言編程并在 Quartus II 中生成的該模塊符號圖如圖 所示。 圖 任意 分頻器元件符號 圖 圖 帶異步置位 /復(fù)位通用寄存器仿真圖 圖 分頻器 時序仿真圖 蘇州大學(xué)本科生畢業(yè)設(shè)計（論文） 12 圖 中， CLK 為時鐘信號， OUTPUT 為輸出信號。 使用 VHDL 語言編程并在 Quartus II 中生成的該模塊符號圖如圖 所示。之后 OE 會進入低電平狀態(tài)， RAM 讀出 32 個數(shù)據(jù)。當輸入的信號與預(yù)置的觸發(fā)字邏輯狀態(tài)相同時，輸出高電平信號，分別作為啟動存儲器、分頻器的使能信號和啟動 RAM 的片選信號。根據(jù)以上的要求，設(shè)計出來的簡易邏輯分析儀的系統(tǒng)實現(xiàn)框圖如圖 所示。 蘇州大學(xué)本科生畢業(yè)設(shè)計（論文） 6 第二章 設(shè)計方案 設(shè)計任務(wù) 和要求 本文基于 FPGA 設(shè)計一個 8 通道的簡易邏輯分析儀。 FPGA 簡介 FPGA（ FieldProgrammable Gate Array） ， 即現(xiàn)場可編程門陣列，它是在 PAL、GAL、 CPLD 等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。然而自從 1973 年第一臺真正意義上的邏輯分析儀誕生至今，已經(jīng)過去了 40 年，邏輯分析儀的普及之路依舊任重道遠 。第二章為設(shè)計方案，分別介紹了本次課題設(shè)計的設(shè)計任務(wù)，基本要求，并著重分析了本次設(shè)計的總體設(shè)計方案及其框圖。 目前廣范圍、高精度數(shù)字式頻率和功率因數(shù)的測量，大都用單片機加高速專用計數(shù)器來實現(xiàn)。 1973 年美國 HP 公司和BIOMATION 公司分別研發(fā)出了狀態(tài)分析儀和定時分析儀。 本文采用 FPGA 開發(fā)器件 設(shè)計一個 8 通道的簡易邏輯分析儀，實現(xiàn)對輸入的 8 路邏輯信號進行數(shù)據(jù)判斷、數(shù)據(jù)存儲、采集和處理，然后輸出顯示的功能。本系統(tǒng)根據(jù)邏輯分析儀所要實現(xiàn)的各項功能分別編程設(shè)計了對應(yīng)的功能模塊，分別是觸發(fā)模塊，數(shù)據(jù)緩存模塊，分頻模塊以及存儲器模塊，并分別進行了仿真驗證，在此基礎(chǔ)上，完成了系統(tǒng)電路的設(shè)計與仿真。 發(fā)展至今，電子信息技術(shù)正處于高速發(fā)展階段，電子系統(tǒng)數(shù)字化的趨勢已經(jīng)不可阻擋。 FPGA 靈活的現(xiàn)場可更改性，使得在有需要時可以對系統(tǒng)進行非常方便的改進。 蘇州大學(xué)本科生畢業(yè)設(shè)計（論文） 4 第一 章 概述 選題背景 近年來，隨著高校電子類及與其相關(guān)的專業(yè)教學(xué)中，越來越關(guān)注學(xué)生的動手能力培養(yǎng)，其中讓大學(xué)生們進入實驗室進行項目的實踐設(shè)計課程日益得到重視。而大部分高校又覺得沒有必要購買高精確度邏輯分析儀，因為覺得學(xué)校環(huán)境用不著。這些可蘇州大學(xué)本科生畢業(yè)設(shè)計（論文） 5 編輯元件可以被用來實現(xiàn)一些基本的邏輯門 電路 （比如 AND、 OR、 XOR、 NOT）或者更復(fù)雜一些的組合功能比如解碼器。觸發(fā)之后，將觸發(fā)信號輸出到 RAM 中作為 RAM 的片選信號，再由 RAM對 8 通道的數(shù)據(jù)流進行一次采集、存儲 ,每通道儲存深度為 32bit，并且進行輸出顯示。本次設(shè)計中的幾個模塊分別負責(zé)對輸入信號的判斷、比較、存儲、采集和處理，最后經(jīng)由 RAM 輸出。 （ 4）分頻器：分頻器在接收到觸發(fā)電路發(fā)出的使能信號 ABLE 后開始工作，將有源晶振輸入的 1MHz 時鐘進行 640 分頻，得到周期為 640us 的時鐘信號，其實就是分頻后的一個時鐘周期相當于系統(tǒng)時鐘的 64 個周期。由 VHDL 語言編程實現(xiàn)，其工作流程圖如圖 所示，預(yù)置信號可以通過外部輸入， 10KHz 時鐘由 1MHz 晶振提供的信號經(jīng)過 10 分頻后產(chǎn)生，在數(shù)字信號發(fā)生器中進行分頻器的設(shè)計主要是為了使得有源晶振可以實現(xiàn)自由選取，進一步方便系統(tǒng)的設(shè)計，體現(xiàn)了 FPGA 所具有的優(yōu)越性。從仿真圖可以看出，在使能信號 EN=1， SET和 RESET 為 0 時，在每個時鐘上升沿到來時，都可以將預(yù)置的信號輸出，因此該模塊功能滿足所需要求。 使用 VHDL 語言編程并在 Quartus II 中生成的該模塊符號圖如圖 所示。從仿真圖可以看出此數(shù)字信號發(fā)生器模塊功能完全符合所需要求。如圖 所示，當輸入數(shù)據(jù)流 INPUTM的邏輯狀態(tài)為 00001001（ 9）和預(yù)置觸發(fā)字的邏輯狀態(tài) 00001001（ 9）相同時，之后將一直輸出高電平。 640 分頻器 FREQ 的實現(xiàn) 由于數(shù)字信號發(fā)生器產(chǎn)生的每個數(shù)據(jù)周期是 10us，而我們的 RAM 需要實現(xiàn)在一個周期中，先寫入 32 個數(shù)據(jù)，再讀出 32 個數(shù)據(jù)的功能。從仿真圖看到，當分頻器工作的時候，高頻時鐘信號被分成了一個低頻時鐘信號。使用 VHDL 語言編程并在 Quartus II 中生成的該模塊符號圖如圖 所示。 圖 系統(tǒng)頂層原理圖 圖 系統(tǒng)頂層仿真圖 蘇州大學(xué)本科生畢業(yè)設(shè)計（論文） 21 在圖 的系統(tǒng)仿真圖中， CLK 為系統(tǒng)時鐘； CLK1 為有源晶振； CLK_EN 使能信號 ； CLR 為計數(shù)器復(fù)位信號； LOADA 為數(shù)字信號發(fā)生器開始工作信號； DU 為預(yù)置信號； datab 為預(yù)置觸發(fā)字； A 為數(shù)字信號發(fā)生器產(chǎn)生的數(shù)據(jù)流觀察信號； B 為觸發(fā)信號觀察信號，亦即 RAM 片選信號； C 為 OE 讀寫信號觀察信號； D 為計數(shù)器地址信號； DATA_O 為輸出端口。最后將這些模塊連接起來實現(xiàn)了一個 8 通道的簡易邏輯分析儀，從仿真結(jié)果可以看到本次設(shè)計是正確的，比較好的完成了這次課題設(shè)計。 蘇州大學(xué)本科生畢業(yè)設(shè)計（論文） 23 參考文獻 [1]潘松 ,黃繼業(yè) .EDA 技術(shù)實用教程 — VHDL[M].北京：科學(xué)出版社， 20xx. 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