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基于fpga的幀同步的仿真和設計畢業(yè)論文(更新版)

2025-07-27 15:22上一頁面

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【正文】 含任何其他個人或集體已經(jīng)發(fā)表或撰寫過的研究成果。四年前,我對電氣技術還停留在一些零星的感性認識上,如今我已經(jīng)對它有了較深入的了解,并且完成了我的本科論文,要感謝的人實在太多。 539。 539。 539。 539。 539。input[4:0] f。assign y17=e[9:5]。endalways ( posedge clk )beginif(clk)e=y16。wire y15。always (y9 or y10 or y11)beginif(y11==1)y12=y9。output[19:0] d。assign y7=(~b[39])amp。input[79:0] b。assign y1=a[159:80]。l6 (f,y,clk)。reg [4:0]y20,f。wire [19:0]y9,y10。assign y19=(!e[4])*(!e[5])+(!e[4])*(e[5])。input[159:0] a。(2)程序設計結構性強,程序呈模塊化,易于讀者理解和修改。20nm的誤差時間遠低于判斷信號控制輸出時間,也就是說,即使在時間上存在一定計算偏差和滯后對于控制的正確性和及時性也是沒有影響的。二次編譯,報告無誤后進行輸出波形仿真,觀察輸出波形以及輸出數(shù)值。由于在之前的章節(jié)中已經(jīng)介紹了Quartus II軟件,故在此不再贅述。output out_data。 endcaseendendmodule圖410 第六級計算查表單元的模塊化示意圖在第二部分中,經(jīng)過對數(shù)據(jù)的查表得知y的輸出值,此時的y作為一個待計算量輸入至下一單元模塊。b11011: y = 0。b10101: y = 0。b01011: y = 1。b00101: y = 2。reg y。由于數(shù)據(jù)是由五位構成,故由排列組合可知共有32中不同的搭配情況。endendmodule圖48 輸出模塊的模塊化示意圖圖49 輸出模塊原理結構圖將上述程序進行打包編譯后,在Quartus II編輯環(huán)境下可以得到仿真實現(xiàn)后的元器件符號,如圖所示。endendmodule圖47 判斷模塊的模塊化示意圖(3)輸出模塊作為一級計算電路中的最后一個部分,在輸出模塊中已經(jīng)沒有計算或判斷的工作。module max12 (y5,y6,y7,sel)。assign y3=a[159:80]。 模塊設計在運算過程中,設計中的第一級數(shù)據(jù)輸入為一個160位的并行數(shù)據(jù)輸入包,通過計算我們將把他劃分為上下各為80位的兩個數(shù)據(jù)段,通過控制信號的運算和處理將摒棄其中之一作為下一級的輸入,然后在160位的數(shù)據(jù)流中提取中間兩為(以160位數(shù)據(jù)為例則是第79 和第80位),最后通過對中間兩位的異或運算得到相關控制信號,再將這個二進制的控制信號反向傳入分段后的數(shù)據(jù)控制器中,用于對上下兩個分段選擇的控制。Altera公司的Quartus II 工程設計軟件提供完整的多平臺設計環(huán)境,它可以輕易滿足特定設計的需要。但是,設計人員不可能在剛開始的時候,就清楚地知道本次工程采用哪一個FPGA/CPLD廠商的哪一特定型號器件,而設計往往是從功能描述開始的。(2)采用HDL語言,就可免除編寫邏輯表達式和真值表的過程,是設計難度大大降低,從而可以縮短設計周期。因此,F(xiàn)PGA技術的應用前景非常廣闊。(5)FPGA采用高速CMOS工藝,功耗低,可以與CMOS、TTL電平兼容。如查找判定的時候,每次只用兩位的比較器,這樣和兩個數(shù)據(jù)通道剛好構成一個LUT的輸入;利用FPGA中寄存器比較多的情況,所有的操作都形成流水線結構,各寄存器間延時非常小,利用Quartus II軟件在Altera各種不同系列的FPGA中編譯和仿真都顯示電路基本上可以工作到FPGA的上限速度。如果連續(xù)8個周期都是0,當下一個不是0的數(shù)據(jù)到來時寄存器將該異或結果鎖存。圖31給出了一種A1不是字節(jié)對準的情況,第二個周期是A1和A2的混合,則異或以后數(shù)據(jù)就是。為了進一步提高速度,減少資源消耗,本文提出了一種基于二分查找的幀對齊方法。因此可以任選160位數(shù)據(jù)上的某一位置,用7個比較器找出A1的位置,然后根據(jù)位置信息利用167:160數(shù)據(jù)選擇器(控制碼值域:06)使輸入的數(shù)據(jù)在每個字節(jié)的邊界上對齊。通道選擇器根據(jù)同步碼組的具體位置從319位的數(shù)據(jù)中選擇出需要的對齊幀數(shù)據(jù)。 OC192幀同步模塊功能描述 從SDH測試儀發(fā)送的OC192幀結構數(shù)據(jù)經(jīng)10Gbit/s Transponder光模塊串并轉換成16路622Mbit/s數(shù)據(jù)送給轉換集成電路。由于可編程邏輯器件可以通過軟件編程對硬件的結構和工作方式進行重構,使得硬件的設計可以如同軟件設計那樣快捷方便。送給并/串轉換電路。因為采用并行收發(fā)技術,所以,必須定義OC192幀映射到并行發(fā)送通道以及在并行接收端重組OC192幀的方法。第四章 簡要介紹設計多許的硬件設備和軟件環(huán)境,從分段的角度出發(fā),結合模塊化的語言描述從不同側面剖析二分法原理的實現(xiàn)過程,演示比對仿真結果。設計者可以根據(jù)需要定義器件的內部邏輯和引出端。幀同步系統(tǒng)是由發(fā)送端的幀同步碼組產(chǎn)生電路和插入電路以及接收端的幀同步電路所組成,而幀同步電路的結構對同步性能的影響是主要的。VSR采用SDH/SONET 幀的接口,用并行光技術來取代昂貴的串行互聯(lián),使業(yè)務提供者可以低成本有效地解決客戶在入網(wǎng)點內部傳送STM64/OC192幀格式數(shù)據(jù)。這些形成同步的數(shù)字傳輸、復接、分接和互聯(lián)。在研究運算規(guī)則的同時,根據(jù)國際光互聯(lián)論壇制定的甚短距離光傳輸標準對三種不同的查找方案進行了比較,最終選擇二分查找法作為實踐對象。作者簽名: 日期: 年 月 日學位論文版權使用授權書本學位論文作者完全了解學校有關保留、使用學位論文的規(guī)定,同意學校保留并向國家有關部門或機構送交論文的復印件和電子版,允許論文被查閱和借閱。天津工程師范學院2007屆畢業(yè)生畢業(yè)設計Tianjin University of Technology and Education畢 業(yè) 論 文38天津工程師范學院本科生畢業(yè)論文基于FPGA的幀同步的仿真和設計The simulation and design with FPGA for the framer’s synchronization畢業(yè)設計(論文)原創(chuàng)性聲明和使用授權說明原創(chuàng)性聲明本人鄭重承諾:所呈交的畢業(yè)設計(論文),是我個人在指導教師的指導下進行的研究工作及取得的成果。本人完全意識到本聲明的法律后果由本人承擔。文中介紹了二分查找法的工作原理及幀同步的實現(xiàn)過程。SDH/SONET被定義為一些由SDH/SONET網(wǎng)絡部件組成的網(wǎng)絡。OIF在研究了多種可能的接口后,制定了4種OC192 VSR協(xié)議標準。實現(xiàn)幀同步的基本方法是在發(fā)送端循環(huán)地插入幀同步碼組,接收端通過檢測該幀同步碼組以達到幀同步。采用可編程邏輯器件通過對器件內部的設計來實現(xiàn)系統(tǒng)功能,是一種基于芯片的設計方法。介紹與其相關的硬件電路結構知識。 幀數(shù)據(jù)結構,通過300m長的多模帶狀光纖實現(xiàn)OC192幀結構數(shù)據(jù)(見圖2l)的雙向傳輸。OC192幀的第一個A1字節(jié)(AI, A2為幀同步碼字)必須在通道1傳輸,后續(xù)字節(jié)順序分配在余下的數(shù)據(jù)通道中。而可編程器件的廣泛應用,為數(shù)字系統(tǒng)的設計帶來了極大的靈活性。本章詳細討論了轉換集成電路發(fā)送方向上OC192幀同步模塊、延時存儲和檢錯,并對部分模塊的電路結構和設計參數(shù)選擇進行了討論和優(yōu)化。隨后的1598編碼器鎖存該位置信號并輸出8位二進制編碼的位置指示信號給通道選擇器。雖然,一幀中的首比特可能出現(xiàn)在160位數(shù)據(jù)的任意一位,但隨后8個周期數(shù)據(jù)(全是有可能沒對齊的A1)的任意8位一定是11110110,11101101,11011011......01111011等7種排列中的一種。(3)基于二分查找的幀對齊方案 改進的字節(jié)對齊方法雖然已經(jīng)能夠適應大部分的應用需要,但是仍有改進的余地。(不考慮誤碼的影響)。時計數(shù)器開始計數(shù)。 幀對齊電路結構性能分析由于本系統(tǒng)功能是基于FPGA實現(xiàn)的,故很多電路都針對FPGA的結構進行了優(yōu)化。 (4)FPGA是ASIC電路中設計周期最短、開發(fā)費用最低、風險最小的器件之一。此外,F(xiàn)PGA還具有靜態(tài)可重復編程和動態(tài)在系統(tǒng)重構的特性,使得硬件的功能可以像軟件一樣通過編程來修改。 此外,利用HDL語言,時結合下文TopDown的設計方法,在整個設計進程上有如下四大優(yōu)點:(1)在TopDown自頂而下的設計過程中,每一步都可以進行仿真,可以在系統(tǒng)設計過程中發(fā)現(xiàn)存在的問題,可以大大縮短設計周期,降低費用,使電路設計更趨合理,其體積和功耗也可減小。這種低水平的設計方法大大延長了設計周期。(4)可讀入標準的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog HDL網(wǎng)表文件,并且能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog HDL網(wǎng)表文件。在本課題中,我們正是應用了二分查找法的這一特點,對待測數(shù)據(jù)進行分析,以達到幀同步的目的。wire y5。得到控制位后,利用控制位的數(shù)值選擇輸出數(shù)據(jù),并即時輸出至下一環(huán)節(jié)。elsey7=y6。always ( posedge clk )beginif(clk)b=a。在第一部分中,功能模塊對整體輸入的五位數(shù)據(jù)進行查表。output y。 539。 539。 539。 539。 default: y = 9。input y。 設計仿真借助Quartus II軟件,我們可以進行下一步的在線仿真工作。再本設計中輸入輸出仿真分配情況如表42所示:(2)保存現(xiàn)有設置,對文件設定輸入值,為演示方便在輸入160位的數(shù)值時我們對兩個特定點進行測試,這兩個點分別帶表不同的A1A2的位置,故在此位之后均將數(shù)據(jù)的輸入值設置為全1的搭配組合。結合傳輸?shù)谋忍厮俾?,可以得出其實時響應速度要求完全符合標準。通過以上的設計原理介紹和性能分析,本文設計的二分查找器具有以下優(yōu)點:(1),運行速率高。 6 參考文獻[1] 徐國旺,楊中華. 二分法在物理實驗中的應用. 海南師范學院報. 20033(1)[2] 盧欽和. 二分法及其它. 數(shù)學月刊,2004,7(6):317.[3] 盧欽和. 二分法及其它(續(xù)). 數(shù)學月刊,2005,1(10):112.[4] 葉紅. 一種新的完全決策表屬性的高效算法. 數(shù)學月刊,2004,5(5):120.[5] 張紅琴. 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