【正文】 含任何其他個(gè)人或集體已經(jīng)發(fā)表或撰寫過的研究成果。四年前，我對(duì)電氣技術(shù)還停留在一些零星的感性認(rèn)識(shí)上，如今我已經(jīng)對(duì)它有了較深入的了解，并且完成了我的本科論文，要感謝的人實(shí)在太多。 539。 539。 539。 539。 539。input[4:0] f。assign y17=e[9:5]。endalways ( posedge clk )beginif(clk)e=y16。wire y15。always (y9 or y10 or y11)beginif(y11==1)y12=y9。output[19:0] d。assign y7=(~b[39])amp。input[79:0] b。assign y1=a[159:80]。l6 (f,y,clk)。reg [4:0]y20,f。wire [19:0]y9,y10。assign y19=(!e[4])*(!e[5])+(!e[4])*(e[5])。input[159:0] a。（2）程序設(shè)計(jì)結(jié)構(gòu)性強(qiáng)，程序呈模塊化，易于讀者理解和修改。20nm的誤差時(shí)間遠(yuǎn)低于判斷信號(hào)控制輸出時(shí)間，也就是說，即使在時(shí)間上存在一定計(jì)算偏差和滯后對(duì)于控制的正確性和及時(shí)性也是沒有影響的。二次編譯，報(bào)告無誤后進(jìn)行輸出波形仿真，觀察輸出波形以及輸出數(shù)值。由于在之前的章節(jié)中已經(jīng)介紹了Quartus II軟件，故在此不再贅述。output out_data。 endcaseendendmodule圖410 第六級(jí)計(jì)算查表單元的模塊化示意圖在第二部分中，經(jīng)過對(duì)數(shù)據(jù)的查表得知y的輸出值，此時(shí)的y作為一個(gè)待計(jì)算量輸入至下一單元模塊。b11011: y = 0。b10101: y = 0。b01011: y = 1。b00101: y = 2。reg y。由于數(shù)據(jù)是由五位構(gòu)成，故由排列組合可知共有32中不同的搭配情況。endendmodule圖48 輸出模塊的模塊化示意圖圖49 輸出模塊原理結(jié)構(gòu)圖將上述程序進(jìn)行打包編譯后，在Quartus II編輯環(huán)境下可以得到仿真實(shí)現(xiàn)后的元器件符號(hào)，如圖所示。endendmodule圖47 判斷模塊的模塊化示意圖（3）輸出模塊作為一級(jí)計(jì)算電路中的最后一個(gè)部分，在輸出模塊中已經(jīng)沒有計(jì)算或判斷的工作。module max12 (y5,y6,y7,sel)。assign y3=a[159:80]。 模塊設(shè)計(jì)在運(yùn)算過程中，設(shè)計(jì)中的第一級(jí)數(shù)據(jù)輸入為一個(gè)160位的并行數(shù)據(jù)輸入包，通過計(jì)算我們將把他劃分為上下各為80位的兩個(gè)數(shù)據(jù)段，通過控制信號(hào)的運(yùn)算和處理將摒棄其中之一作為下一級(jí)的輸入，然后在160位的數(shù)據(jù)流中提取中間兩為（以160位數(shù)據(jù)為例則是第79 和第80位），最后通過對(duì)中間兩位的異或運(yùn)算得到相關(guān)控制信號(hào)，再將這個(gè)二進(jìn)制的控制信號(hào)反向傳入分段后的數(shù)據(jù)控制器中，用于對(duì)上下兩個(gè)分段選擇的控制。Altera公司的Quartus II 工程設(shè)計(jì)軟件提供完整的多平臺(tái)設(shè)計(jì)環(huán)境，它可以輕易滿足特定設(shè)計(jì)的需要。但是，設(shè)計(jì)人員不可能在剛開始的時(shí)候，就清楚地知道本次工程采用哪一個(gè)FPGA/CPLD廠商的哪一特定型號(hào)器件，而設(shè)計(jì)往往是從功能描述開始的。（2）采用HDL語言，就可免除編寫邏輯表達(dá)式和真值表的過程，是設(shè)計(jì)難度大大降低，從而可以縮短設(shè)計(jì)周期。因此，F(xiàn)PGA技術(shù)的應(yīng)用前景非常廣闊。（5）FPGA采用高速CMOS工藝，功耗低，可以與CMOS、TTL電平兼容。如查找判定的時(shí)候，每次只用兩位的比較器，這樣和兩個(gè)數(shù)據(jù)通道剛好構(gòu)成一個(gè)LUT的輸入；利用FPGA中寄存器比較多的情況，所有的操作都形成流水線結(jié)構(gòu)，各寄存器間延時(shí)非常小，利用Quartus II軟件在Altera各種不同系列的FPGA中編譯和仿真都顯示電路基本上可以工作到FPGA的上限速度。如果連續(xù)8個(gè)周期都是0，當(dāng)下一個(gè)不是0的數(shù)據(jù)到來時(shí)寄存器將該異或結(jié)果鎖存。圖31給出了一種A1不是字節(jié)對(duì)準(zhǔn)的情況，第二個(gè)周期是A1和A2的混合，則異或以后數(shù)據(jù)就是。為了進(jìn)一步提高速度，減少資源消耗，本文提出了一種基于二分查找的幀對(duì)齊方法。因此可以任選160位數(shù)據(jù)上的某一位置，用7個(gè)比較器找出A1的位置，然后根據(jù)位置信息利用167:160數(shù)據(jù)選擇器（控制碼值域:06）使輸入的數(shù)據(jù)在每個(gè)字節(jié)的邊界上對(duì)齊。通道選擇器根據(jù)同步碼組的具體位置從319位的數(shù)據(jù)中選擇出需要的對(duì)齊幀數(shù)據(jù)。 OC192幀同步模塊功能描述 從SDH測(cè)試儀發(fā)送的OC192幀結(jié)構(gòu)數(shù)據(jù)經(jīng)10Gbit/s Transponder光模塊串并轉(zhuǎn)換成16路622Mbit/s數(shù)據(jù)送給轉(zhuǎn)換集成電路。由于可編程邏輯器件可以通過軟件編程對(duì)硬件的結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣快捷方便。送給并/串轉(zhuǎn)換電路。因?yàn)椴捎貌⑿惺瞻l(fā)技術(shù)，所以，必須定義OC192幀映射到并行發(fā)送通道以及在并行接收端重組OC192幀的方法。第四章 簡(jiǎn)要介紹設(shè)計(jì)多許的硬件設(shè)備和軟件環(huán)境，從分段的角度出發(fā)，結(jié)合模塊化的語言描述從不同側(cè)面剖析二分法原理的實(shí)現(xiàn)過程，演示比對(duì)仿真結(jié)果。設(shè)計(jì)者可以根據(jù)需要定義器件的內(nèi)部邏輯和引出端。幀同步系統(tǒng)是由發(fā)送端的幀同步碼組產(chǎn)生電路和插入電路以及接收端的幀同步電路所組成，而幀同步電路的結(jié)構(gòu)對(duì)同步性能的影響是主要的。VSR采用SDH/SONET 幀的接口，用并行光技術(shù)來取代昂貴的串行互聯(lián)，使業(yè)務(wù)提供者可以低成本有效地解決客戶在入網(wǎng)點(diǎn)內(nèi)部傳送STM64/OC192幀格式數(shù)據(jù)。這些形成同步的數(shù)字傳輸、復(fù)接、分接和互聯(lián)。在研究運(yùn)算規(guī)則的同時(shí),根據(jù)國(guó)際光互聯(lián)論壇制定的甚短距離光傳輸標(biāo)準(zhǔn)對(duì)三種不同的查找方案進(jìn)行了比較,最終選擇二分查找法作為實(shí)踐對(duì)象。作者簽名： 日期： 年 月 日學(xué)位論文版權(quán)使用授權(quán)書本學(xué)位論文作者完全了解學(xué)校有關(guān)保留、使用學(xué)位論文的規(guī)定，同意學(xué)校保留并向國(guó)家有關(guān)部門或機(jī)構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱。天津工程師范學(xué)院2007屆畢業(yè)生畢業(yè)設(shè)計(jì)Tianjin University of Technology and Education畢 業(yè) 論 文38天津工程師范學(xué)院本科生畢業(yè)論文基于FPGA的幀同步的仿真和設(shè)計(jì)The simulation and design with FPGA for the framer’s synchronization畢業(yè)設(shè)計(jì)（論文）原創(chuàng)性聲明和使用授權(quán)說明原創(chuàng)性聲明本人鄭重承諾：所呈交的畢業(yè)設(shè)計(jì)（論文），是我個(gè)人在指導(dǎo)教師的指導(dǎo)下進(jìn)行的研究工作及取得的成果。本人完全意識(shí)到本聲明的法律后果由本人承擔(dān)。文中介紹了二分查找法的工作原理及幀同步的實(shí)現(xiàn)過程。SDH/SONET被定義為一些由SDH/SONET網(wǎng)絡(luò)部件組成的網(wǎng)絡(luò)。OIF在研究了多種可能的接口后，制定了4種OC192 VSR協(xié)議標(biāo)準(zhǔn)。實(shí)現(xiàn)幀同步的基本方法是在發(fā)送端循環(huán)地插入幀同步碼組，接收端通過檢測(cè)該幀同步碼組以達(dá)到幀同步。采用可編程邏輯器件通過對(duì)器件內(nèi)部的設(shè)計(jì)來實(shí)現(xiàn)系統(tǒng)功能，是一種基于芯片的設(shè)計(jì)方法。介紹與其相關(guān)的硬件電路結(jié)構(gòu)知識(shí)。 幀數(shù)據(jù)結(jié)構(gòu)，通過300m長(zhǎng)的多模帶狀光纖實(shí)現(xiàn)OC192幀結(jié)構(gòu)數(shù)據(jù)（見圖2l）的雙向傳輸。OC192幀的第一個(gè)A1字節(jié)（AI, A2為幀同步碼字）必須在通道1傳輸，后續(xù)字節(jié)順序分配在余下的數(shù)據(jù)通道中。而可編程器件的廣泛應(yīng)用，為數(shù)字系統(tǒng)的設(shè)計(jì)帶來了極大的靈活性。本章詳細(xì)討論了轉(zhuǎn)換集成電路發(fā)送方向上OC192幀同步模塊、延時(shí)存儲(chǔ)和檢錯(cuò)，并對(duì)部分模塊的電路結(jié)構(gòu)和設(shè)計(jì)參數(shù)選擇進(jìn)行了討論和優(yōu)化。隨后的1598編碼器鎖存該位置信號(hào)并輸出8位二進(jìn)制編碼的位置指示信號(hào)給通道選擇器。雖然，一幀中的首比特可能出現(xiàn)在160位數(shù)據(jù)的任意一位，但隨后8個(gè)周期數(shù)據(jù)（全是有可能沒對(duì)齊的A1）的任意8位一定是11110110，11101101，11011011......01111011等7種排列中的一種。（3）基于二分查找的幀對(duì)齊方案 改進(jìn)的字節(jié)對(duì)齊方法雖然已經(jīng)能夠適應(yīng)大部分的應(yīng)用需要，但是仍有改進(jìn)的余地。（不考慮誤碼的影響）。時(shí)計(jì)數(shù)器開始計(jì)數(shù)。 幀對(duì)齊電路結(jié)構(gòu)性能分析由于本系統(tǒng)功能是基于FPGA實(shí)現(xiàn)的，故很多電路都針對(duì)FPGA的結(jié)構(gòu)進(jìn)行了優(yōu)化。 （4）FPGA是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。此外，F(xiàn)PGA還具有靜態(tài)可重復(fù)編程和動(dòng)態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過編程來修改。 此外，利用HDL語言，時(shí)結(jié)合下文TopDown的設(shè)計(jì)方法，在整個(gè)設(shè)計(jì)進(jìn)程上有如下四大優(yōu)點(diǎn)：（1）在TopDown自頂而下的設(shè)計(jì)過程中，每一步都可以進(jìn)行仿真，可以在系統(tǒng)設(shè)計(jì)過程中發(fā)現(xiàn)存在的問題，可以大大縮短設(shè)計(jì)周期，降低費(fèi)用，使電路設(shè)計(jì)更趨合理，其體積和功耗也可減小。這種低水平的設(shè)計(jì)方法大大延長(zhǎng)了設(shè)計(jì)周期。（4）可讀入標(biāo)準(zhǔn)的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog HDL網(wǎng)表文件，并且能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog HDL網(wǎng)表文件。在本課題中，我們正是應(yīng)用了二分查找法的這一特點(diǎn)，對(duì)待測(cè)數(shù)據(jù)進(jìn)行分析，以達(dá)到幀同步的目的。wire y5。得到控制位后，利用控制位的數(shù)值選擇輸出數(shù)據(jù)，并即時(shí)輸出至下一環(huán)節(jié)。elsey7=y6。always ( posedge clk )beginif(clk)b=a。在第一部分中，功能模塊對(duì)整體輸入的五位數(shù)據(jù)進(jìn)行查表。output y。 539。 539。 539。 539。 default: y = 9。input y。 設(shè)計(jì)仿真借助Quartus II軟件，我們可以進(jìn)行下一步的在線仿真工作。再本設(shè)計(jì)中輸入輸出仿真分配情況如表42所示：（2）保存現(xiàn)有設(shè)置，對(duì)文件設(shè)定輸入值，為演示方便在輸入160位的數(shù)值時(shí)我們對(duì)兩個(gè)特定點(diǎn)進(jìn)行測(cè)試，這兩個(gè)點(diǎn)分別帶表不同的A1A2的位置，故在此位之后均將數(shù)據(jù)的輸入值設(shè)置為全1的搭配組合。結(jié)合傳輸?shù)谋忍厮俾剩梢缘贸銎鋵?shí)時(shí)響應(yīng)速度要求完全符合標(biāo)準(zhǔn)。通過以上的設(shè)計(jì)原理介紹和性能分析，本文設(shè)計(jì)的二分查找器具有以下優(yōu)點(diǎn):（1），運(yùn)行速率高。 6 參考文獻(xiàn)[1] 徐國(guó)旺,楊中華. 二分法在物理實(shí)驗(yàn)中的應(yīng)用. 海南師范學(xué)院報(bào). 20033（1）[2] 盧欽和. 二分法及其它. 數(shù)學(xué)月刊，2004，7（6）：317.[3] 盧欽和. 二分法及其它（續(xù)）. 數(shù)學(xué)月刊，2005，1（10）：112.[4] 葉紅. 一種新的完全決策表屬性的高效算法. 數(shù)學(xué)月刊，2004，5（5）：120.[5] 張紅琴. C++語言中如何實(shí)現(xiàn)查找. 河南科技廣場(chǎng)，2005，8（8）：117.[6] 唐石平. 采用FPGA設(shè)計(jì)SDH設(shè)備時(shí)鐘. 電子應(yīng)用技術(shù)，2006，6（11）：12.[7] 王瑩. 基于FPGA的數(shù)字復(fù)接系統(tǒng)幀同步器的設(shè)計(jì)與實(shí)現(xiàn). 國(guó)外電子元件，2006，2（1）：113.[8] 方雪華. 基于FPGA的數(shù)字?jǐn)?shù)字系統(tǒng)幀同步器的設(shè)計(jì)與實(shí)現(xiàn). 國(guó)外電子元件，2005，7（7）：122.[9] 王曉明，東南大學(xué)學(xué)報(bào)， , [10] 許乃武. 例談“二分法”. 數(shù)學(xué)，2005，12（12）：13.[11] 郭景峰，王金慧等. 連續(xù)最鄰近查詢方法研究. 研究與開發(fā)，2006，1（1）：115.[12] The Optical International Forum, Implementation Agreement , December 18, 2000[13] The Optical International Forum, Implementation Agreement , November 16, 2000[14] The Optical International Forum, Implementation Agreement , August 17, 2000[15] The Optical International Forum, Implementation Agreement , January 22, 20017 附錄 基于Verilog HDL語言的實(shí)體整體描述module h(a,out_data,clk,y3,y7,y11,y15,y19)。assign y15=(!d[9])*(!d[10])+(!d[9])*(d[10])。reg [39:0]y8,c。wire y19。l5 (e,f,clk)。reg [79:0] y4,b。endendmodulemodule l2 (b,c,clk)。assign y6=b[39:0]。input clk。(~c[20])。wire [9:0]y13,y14。elsey16=y14。reg [4:0]y20,f。endendmodulemodule l6(f,y,clk)。b01101: y = 0。b11011: y = 0。b01110: y = 1。b01100: y = 2。b11000: y = 3?！　?br /> 大學(xué)生涯轉(zhuǎn)瞬即逝。學(xué)位論文原創(chuàng)性聲明 本人鄭重聲明：所呈交的學(xué)位論文，是本人在導(dǎo)師的指導(dǎo)下進(jìn)行的研究工作所取得的成果。本聲明的法律后果由本人承擔(dān)。本次畢業(yè)設(shè)計(jì)大概持續(xù)了半年，現(xiàn)在終于到結(jié)尾了。再次對(duì)周巍老師表示衷心的感謝。學(xué)友情深，情同兄妹。