【正文】 IEEE。 CS : IN STD_LOGIC。039。) THEN IF(B=39。039。 B=39。 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 33 畢業(yè)設(shè)計(jì)（論文）原創(chuàng)性聲明和使用授權(quán)說(shuō)明 原創(chuàng)性聲明 本人鄭重承諾：所呈交的畢業(yè)設(shè)計(jì)（論文），是我個(gè)人在指導(dǎo)教師的指導(dǎo)下進(jìn)行的研究工作及取得的成果。 作者簽名： 日期： 年 月 日 學(xué)位論文版權(quán)使用授權(quán)書(shū) 本學(xué)位論文作者完全了解學(xué)校有關(guān)保留、使用學(xué)位論文的規(guī)定，同意學(xué)校保留并向國(guó)家有關(guān)部門或機(jī)構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱。圖表整潔，布局合理，文字注釋必須使用工程字書(shū)寫，不準(zhǔn)用徒手畫 3）畢業(yè)論文須用 A4 單面打印，論文 50 頁(yè)以上的雙面打印 4）圖表應(yīng)繪制于無(wú)格子的頁(yè)面上 5）軟件工程類課題應(yīng)有程序清單，并提供電子文檔 1）設(shè)計(jì)（論文） 2）附件：按照任務(wù)書(shū)、開(kāi)題報(bào)告、外文譯文、譯文原文（復(fù)印件）次序裝訂 3）其它 。對(duì)本文的研究做出重要貢獻(xiàn)的個(gè)人和集體，均已在文中以明確方式標(biāo)明。 END PROCESS。 TEM:=TEM+000001。139。EVENT AND CLK=39。 SIGNAL RAM1 : RAM5。 PORT( CLK: IN STD_LOGIC。 END PROCESS。139。 ARCHITECTURE A OF FREQ IS SIGNAL COUNT_SIGNAL: INTEGER RANGE 0 TO 320。 END IF。 ARCHITECTURE A OF REGN IS 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 30 BEGIN PROCESS(CLK) BEGIN IF EN=39。 END PROCESS。 ARCHITECTURE VER1 OF HCT688 IS SIGNAL PGB:STD_LOGIC。 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 29 觸發(fā)電路源程序： LIBRARY IEEE。 QU :OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 Q :OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 CLK,EN,SET,RESET: IN STD_LOGIC。 END LOOP。 PROCESS(CLK) BEGIN IF(CLK39。 循環(huán)移位寄存器源程序： LIBRARY IEEE。) THEN IF(COUNT_SIGNAL=9) THEN COUNT_SIGNAL=0。 ENTITY FREQ_DIV IS PORT(CLK:IN STD_LOGIC。) THEN Q=D。) THEN Q=(OTHERS=39。139。 USE 。一是雖然在理論上設(shè)計(jì)出了系統(tǒng)的框圖以及原理圖 ，并且仿真結(jié)果也較好，但是還沒(méi)有在硬件電路上進(jìn)行調(diào)試，不知在硬件電路上會(huì)出現(xiàn)什么問(wèn)題，今后改進(jìn)將進(jìn)行硬件電路的調(diào)試工作；二是仿真結(jié)果大部分?jǐn)?shù)據(jù)信號(hào)邊緣部分出現(xiàn)了抖動(dòng)現(xiàn)象，并沒(méi)有得到消除，今后的改進(jìn)將研究不同工作頻率下的情況，力求消除抖動(dòng)現(xiàn)象；三是由于數(shù)字信號(hào)發(fā)生器模塊程序的運(yùn)行，輸出測(cè)試數(shù)據(jù)時(shí)產(chǎn)生了 的延遲，這導(dǎo)致最終結(jié)果的輸出延遲了一個(gè)時(shí)鐘周期，今后改進(jìn)將調(diào)試改進(jìn)程序力求減小甚至消除這 的延遲對(duì)結(jié)果的影響。 本設(shè)計(jì)使用 VHDL 語(yǔ)言編程實(shí)現(xiàn)了 8 路數(shù)字信號(hào)發(fā)生器，觸發(fā)電路，分頻器，存儲(chǔ)器。 系統(tǒng)頂層仿真圖 在 20xxus 時(shí)間觀察域，系統(tǒng)時(shí)鐘信號(hào)為 ，有源晶振 1MHz 的基礎(chǔ)上，得到的系統(tǒng)頂層仿真結(jié)果如圖 所示。從 CS 片選信號(hào)到來(lái)的那一刻，每過(guò)一個(gè)系統(tǒng)時(shí)鐘， RAM 內(nèi)部都有一個(gè)計(jì)數(shù)器加一，當(dāng)計(jì)數(shù)滿 64 次之后，關(guān)閉 RAM，停止讀寫。 在圖 中， CLK 為時(shí)鐘信號(hào)， OUTPUT 輸出信號(hào)。從圖 顯示的仿真波形看到，在時(shí)鐘上升沿以及 EN 高電平到來(lái)時(shí)，REGN 很好的將數(shù)據(jù) 4 及 4 之后的數(shù)據(jù)都進(jìn)行了輸出，實(shí)現(xiàn)了它的功能，完全符合設(shè)計(jì)要求?？梢钥吹?，在每個(gè)時(shí)鐘上升沿到來(lái)時(shí)，觸發(fā)電路都會(huì)對(duì)輸入數(shù)據(jù) INPUTM 和預(yù)置觸發(fā)字 INPUTN 進(jìn)行對(duì)比，若不相同則輸出低電平，若在某一個(gè)時(shí)鐘上升沿觸發(fā)則將一直輸出高電平。在使能信號(hào)ENU 處于高電平狀態(tài)，時(shí)鐘信號(hào) CLKU 上升沿到來(lái)并且加載信號(hào) LOADA 處于低電平時(shí)，預(yù)置寄存器將預(yù)置信號(hào) 00000101（ 5）送入循環(huán)移位寄存器，從而產(chǎn)生連續(xù)不斷循環(huán)的數(shù)據(jù)流。 循環(huán)移位寄存器 循環(huán)移位寄存器作用：在每個(gè)時(shí)鐘上升沿到來(lái)時(shí)，對(duì)輸入的邏輯信號(hào)進(jìn)行一次移位并輸出。 圖 中， CLK 為時(shí)鐘信號(hào)， SET 和 RESET 為置位復(fù)位信號(hào)， EN 為使能信號(hào)，D 為輸入測(cè)試數(shù)據(jù)， Q 為輸出觀察信號(hào)。 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 9 第三章 系統(tǒng) 子模塊 實(shí)現(xiàn)與 仿真 分析 數(shù)字信號(hào)發(fā)生器實(shí)現(xiàn)與仿真 數(shù)字信號(hào)發(fā)生器的工作流程圖和組成框圖 8 路數(shù)字信號(hào)發(fā)生器的設(shè)計(jì)主要是用來(lái)產(chǎn)生 8 路循環(huán)連續(xù)的數(shù)字信號(hào)數(shù)據(jù)，作為本次設(shè)計(jì)的測(cè)試信號(hào)。當(dāng)使能信號(hào) EN 到來(lái) 時(shí)，存儲(chǔ)器將會(huì)對(duì)使能信號(hào) EN 到來(lái)時(shí)刻之后的數(shù)據(jù)流進(jìn)行輸出，也即將觸發(fā)點(diǎn)之后的數(shù)據(jù)寫進(jìn) RAM 中。用 FGPA 方式實(shí)現(xiàn)的這種系統(tǒng)，就像我們能看到的，隨時(shí)都可以在原理圖上根據(jù)要求做出相應(yīng)的更改，只要對(duì)相應(yīng)模塊原先的程序進(jìn)行少量更改就可以實(shí)現(xiàn)不同的我們想要的功能，增加或者減少一些功能，然后再把程序生成相應(yīng)的圖形符號(hào)互相連接起來(lái)就可。當(dāng) 8 路通道數(shù)據(jù)流的邏輯狀態(tài)與預(yù)置的觸發(fā)字的邏輯狀態(tài)完全相同時(shí)，就會(huì)產(chǎn)生觸發(fā)信號(hào)。 目前 以硬件描述語(yǔ)言（ Verilog 或 VHDL）所完成的 電路 設(shè)計(jì)，可以經(jīng)過(guò)簡(jiǎn)單的綜合與布局，快速的 燒錄 至 FPGA 上進(jìn)行測(cè)試，是現(xiàn)代 IC 設(shè)計(jì)驗(yàn)證 的技術(shù)主流。導(dǎo)致這樣的結(jié)果主要?dú)w咎于其昂貴的價(jià)格，普通人很少能夠買得起。第四章為系統(tǒng)頂層的實(shí)現(xiàn)與仿真，主要給出了本設(shè)計(jì)的頂層原理圖及其仿真結(jié)果，并做出分析。整個(gè)系統(tǒng)框圖十分精簡(jiǎn)。目前，邏輯分析儀的核心技術(shù)還被國(guó)外的大公司牢牢的掌握著，比如 Agilent 等公司，國(guó)內(nèi)的許多公司還處于生產(chǎn)制造階段，并沒(méi)有太多創(chuàng)新。 本次設(shè)計(jì)使用 FPGA（現(xiàn)場(chǎng)可編程邏輯門陣列） 芯片和 VHDL 硬件描述語(yǔ)言作為主要設(shè)計(jì)方法實(shí)現(xiàn) 8 路簡(jiǎn)易邏輯分析儀。其功能參數(shù)分別是采樣率為 100KHz， 每通道存儲(chǔ)深度為 32bit。至此之后，隨著計(jì)算機(jī)技術(shù)、通信技術(shù)、編程語(yǔ)言、軟件行業(yè)的高速發(fā)展，邏輯分析儀前前后后共經(jīng)歷了四代。本次設(shè)計(jì)通過(guò)采用 VHDL 語(yǔ)言編 程 ， 并且最終結(jié)果 下載 在 FPGA 芯片上實(shí)現(xiàn)。第三章為系統(tǒng)各子模塊的實(shí)現(xiàn)與仿真分析，詳細(xì)討論本設(shè)計(jì)所涉及到的各子模塊的功能，設(shè)計(jì)方法以及仿真結(jié)果分析。據(jù)不完全統(tǒng)計(jì)， 30%的數(shù)字設(shè)計(jì)師沒(méi)有使用邏輯分析儀， 80%的高校實(shí)驗(yàn)室沒(méi)有普及邏輯分析儀 [1]。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。要求邏輯分析儀擁有同時(shí)對(duì)輸入的 8 路邏輯信號(hào)進(jìn)行實(shí)時(shí)采集的功能，采樣頻率為 100 KHz， 并且可以設(shè)置簡(jiǎn)單的單級(jí)觸發(fā)字。 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 7 系統(tǒng)的工作流程圖以及各模塊之間的控制關(guān)系 如圖 所示： 從圖 和圖 的系統(tǒng)框圖和工作流程圖可以看出，該系統(tǒng)的實(shí)現(xiàn)主要是由多個(gè)FPGA 子 模塊互相連接構(gòu)成的，可以由 VHDL 語(yǔ)言編程實(shí)現(xiàn) 。 （ 3）存儲(chǔ)器： 8 路通道的數(shù)據(jù)流信號(hào)到來(lái)時(shí)，緩存下來(lái)，等待，不進(jìn)行輸出。最終RAM 在自身的控制下關(guān)閉，停止工作。 D[7. .0]CLKENSETRES ETQ[ 7. .0]REG ST ER Nins t 預(yù)置寄存器 循環(huán)移位寄存器 分頻器 有源晶振輸入 100 KHz 外部輸入 CLOCK Q0 Q1……Q7 圖 數(shù)字信號(hào)發(fā)生器的結(jié)構(gòu)框圖 圖 通用 8 位寄存器 元件符號(hào) 圖 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 11 預(yù)置寄存器的仿真結(jié)果如圖 所示。從圖中 可以看出， 分頻器 對(duì)原來(lái)時(shí)鐘進(jìn)行了 20 分頻，很好地實(shí)現(xiàn)了其功能，該模塊符合設(shè)計(jì)要求。 數(shù)字信號(hào)發(fā)生器的仿真結(jié)果如圖 所示： 圖 是數(shù)字信號(hào)發(fā)生器在預(yù)置信號(hào)為 00000101（ 5）時(shí)產(chǎn)生的循環(huán)序列仿真圖，CLK1 是 1MHz 有源晶振， CLKU 為系統(tǒng)時(shí)鐘， LOADA 是工作信號(hào)。 圖 觸發(fā)電路 元件符號(hào) 圖 C LKIN PU TM [7. .0]IN PU TN [7. .0]PEQH C T688ins t5蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 15 在圖 中， CLK 為時(shí)鐘信號(hào)， INPUTM、 INPUTN 分別為輸入測(cè)試信號(hào)、預(yù)置觸發(fā)字， PEQ 為輸出觀察信號(hào)。 存儲(chǔ)器 REGN 的仿真結(jié)果如圖 所示： 圖 存儲(chǔ)器 REGN 元件符號(hào) 圖 圖 觸發(fā)電路時(shí)序仿真波形 C LKEND AT A[ 7. .0]Q[ 7. .0]R EG Nins t6圖 存儲(chǔ)器 REGN 仿真波形圖 存儲(chǔ)器 REGN 數(shù)據(jù)流 EN 圖 存儲(chǔ)器 REGN 的 結(jié)構(gòu) 框圖 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 16 在圖 中， CLK 為時(shí)鐘信號(hào)， EN 為使能信號(hào)， DATA 為輸入測(cè)試信號(hào)， Q 為輸出觀察信號(hào)。 C LKABLEOU TPU TFR EQinst3 分頻器 CLK ABLE 圖 分頻器 框圖 圖 分頻器元件符號(hào) 圖 蘇州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 17 640 分頻器的仿真結(jié)果如圖 所示。此時(shí) OE 的高電平狀態(tài)會(huì)結(jié)束 并進(jìn)入 低電平狀態(tài)，此時(shí) RAM 讀出先前存儲(chǔ)的 32bit 數(shù)據(jù)。