【正文】 ，可執(zhí)行的操作包括：下載文件、設(shè)置 /擦除密碼、校驗、讀取配置信息等，支持菊花鏈 JTAG 編程，支持 Pdb/Stp 文件下載。 計數(shù)器模塊 仿真結(jié)果如圖 34 所示 。與分頻模塊端口的 clk_s 相連，對 clk_s 信號進(jìn)行計數(shù)，產(chǎn)生一個一定寬度的預(yù)置閘門信號； start：開始信號，高電平有效，置高時，開始產(chǎn)生預(yù)置閘門脈沖信號； clkp：產(chǎn)生閘門信號的輸出端； 實際閘門 模塊 實際閘門模塊是利用預(yù)置閘門模塊產(chǎn)生的預(yù)置閘門信號與從外部輸入的被測信號共同控制產(chǎn)生一個實際閘門控制信號，這個控制信號與被測信號時完全同步的，其模塊設(shè)計 如圖 38 所示 。 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 16 圖 312 計數(shù)器內(nèi)部模塊 連接細(xì)圖 除法器模塊 除法器是把計數(shù)被測信號所計得的 Nx 作為被除數(shù)和標(biāo)準(zhǔn)信號所計得的Ns 作為除數(shù)相除，除得一個商和余數(shù)，其 模塊設(shè)計 如圖 313 所示 。 parameter STATE_INIT = 339。 reg [2:0] current_state, next_state。 else next_state=STATE_RUN。 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 19 end STATE_FINISH: begin load=0。與狀態(tài)機的 invalid 端口連接 ； ok：當(dāng)完成運算時，此端口輸出高電平； D， R：分別為求得的商和余數(shù)； 除法器數(shù)據(jù)通路源程序 [10]： module div_datapath(clk, rest, A, B, load, run, invalid, D, R,ok)。 reg [n1:0] BO, D, R。 R=0。 D=D+139。在把各個模塊仿真通過后，并下載到開發(fā)板上，利用開發(fā)板所帶的 LED 燈進(jìn)行了初步的測試，得到正確的結(jié)果，證明這個設(shè)計合理。 AT89C51： ， ， ， 作 為外部數(shù)據(jù)輸入端口， 作為外部中斷輸入端口。由于將多功能 8 位 CPU 和閃爍存儲器組合在單個芯片中， ATMEL 的 AT89C51 是一種高效微控制器， 為很多嵌入式控制系統(tǒng)提供了一種靈活性高且價廉的方案 ，其 外形及引腳排列如圖 42 所示 。 P1 口管腳寫入 1 后，被內(nèi)部上拉為高，可用作輸入， P1 口被外部下拉為低電平時，將輸出電流，這是由于內(nèi)部上拉的緣故。 P3 口 ： P3 口管腳是 8 個帶內(nèi)部上拉電阻的雙向 I/O 口，可接收輸出 4 個 TTL 門電流。在平時， ALE 端以不變的頻率周期輸出正脈沖信號，此頻率為振蕩器頻率的 1/6。在由外部程序存儲器取指期間，每個機器周期兩次 /PSEN 有效。該反向放大器可以配置為片內(nèi)振蕩器。 2G： 2Y12Y4 輸出控制，低電平有效，高電平高阻 。共陰數(shù)碼管在應(yīng)用時應(yīng)將公共極 COM 接到地線 GND 上，當(dāng)某一字段發(fā)光二極管的陽極為高電平時，相應(yīng)字段就點亮。 上 電 復(fù) 位初 始 化動 態(tài) 顯 示中 斷 子 程 序外 部 中 斷是否 圖 45 動態(tài)顯示程序流程圖 單片機顯示硬件設(shè)計 AT89C51： ， ， ， 作為外部數(shù)據(jù)輸入端口， 作為外部中斷輸入端口。利用 74LS14 進(jìn)行波的整形時優(yōu)點是免去了復(fù)雜的外部電路，使得總體電路變得清晰明了。通過探針輸入到74LS14 的一個輸入端，經(jīng)過 74LS14 集成的三個施密特除法器，輸出到FPGA 的被測量信號端口。起初利用一個施密特觸發(fā)器，通過示波器檢測，發(fā)現(xiàn)所得方波并不理想，通過連續(xù)使用三個 74LS14 上集成的施密特觸發(fā)器才得到較為理想的方波。 整形電路：試著通過用 VerilogHDL 語言來編寫過零比較器，直接用FPGA 來 做信號整形，但由于 FPGA 的 I/O 口輸入輸出的都是邏輯高低電平，而不能識別模擬輸入信號，因此 FPGA 在做信號整形時必須先通過A/D 轉(zhuǎn)換，因此增加了電路的復(fù)雜性 。原因出現(xiàn)在計數(shù)之后的數(shù)據(jù)處理部分，使用 VerilogHDL 編寫的除法器做除法運算時，只能得到商和余數(shù)，而不能得到二進(jìn)制表示的小數(shù)，因此 在后面的顯示時把余數(shù)給忽略了，所以 只能測出基礎(chǔ)頻率的整數(shù)倍。先生謙遜無私的高尚品質(zhì)、樸實真誠的做人原則和一絲不茍的敬業(yè)精神，對學(xué)生將永遠(yuǎn)的鞭策。 Fari241。a Dolores Vald233。若加入這些功能，單片機便不僅僅是控制顯示，而且對 FPGA 進(jìn)行輸入控制，控制 FPGA 去完成哪個測量。 在此次設(shè)計過程中由于經(jīng)驗不足，所以總體設(shè)計還有些瑕疵。 此除法器利用的是最基本的除法算法，即利用減法來做除法運算。 問題二、測量得出一個隨機數(shù)。 調(diào)節(jié)信號發(fā)生器，發(fā)出三角波，峰峰值為 ，加上直流電平，使得信號大于 0V。 當(dāng)輸入的信號不是邏輯量而是模擬信號時，信號 通過施密特除法器進(jìn)行整形，既可變成方波，并且被整形的方波周期和占空比等都是不變的。 單片機上電復(fù)位，初始化后進(jìn)入動態(tài)顯示程序模塊，并不斷的循環(huán)，單片機外部中斷 2 與 FPGA 模塊的 ready 端口用導(dǎo)線連接，當(dāng) FPGA 完成計數(shù)和除法運算時， ready 端口出現(xiàn)負(fù)脈沖的跳變，此時單片機響應(yīng)中斷請求，單片機進(jìn)入中斷服務(wù) 子程序，在中斷子程序中，單片機讀取 FPGA 模塊送了的數(shù)值，把這 11 位 2 進(jìn)制數(shù)轉(zhuǎn)換為 BCD 碼，并譯碼以便作為 LED的段 選信號。當(dāng)某一字段的陰極為高電平時，相應(yīng)字段就不亮。 1Y11Y4,2Y12Y4： 輸出端 。 XTAL2：來自反向振蕩器的輸出。如果微處理器在外部執(zhí)行狀態(tài) ALE 禁止，置位無效。 ALE/PROG：當(dāng)訪問外部存儲器時，地址鎖存允許的輸出電平用于鎖存地址的地位字節(jié)。在給出地址 “1”時，它利用內(nèi)部上拉優(yōu)勢，當(dāng)對外部八位地址數(shù)據(jù)存儲器進(jìn)行讀寫時， P2 口輸出其特殊功能寄存器的內(nèi)容。在 FI哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 26 ASH 編程時， P0 口作為原碼輸入口，當(dāng) FIASH 進(jìn)行校驗時， P0 輸出原碼，此時 P0 外部必須被拉高。 單片機的可擦除只讀存儲器可以反復(fù)擦除 1000 次。 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 23 圖 319 整體仿真 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 24 第 4章 顯示 及信號 整形 設(shè)計 引言 本章主要介紹單片機與 FPGA 進(jìn)行通信，并且利用單片機對 FPGA 所測得頻率結(jié)果進(jìn)行顯示，并且介紹關(guān)于信號整形，以實現(xiàn)任意波形的頻率測量。 圖 317 通信信號轉(zhuǎn)換模塊 除法器各模塊連接詳 圖 把除法控制器模塊，除法運算器模塊，控制信號轉(zhuǎn)換模塊之間的端口通過圖形化設(shè)計的方式進(jìn)行連線，其連線 如圖 318 所示 。amp。b0, BO}。 output [n1:0] D, R。 end endmodule 除法器狀態(tài)機分為三個狀態(tài)：一、 STATE_INIT 為初始化狀態(tài)； 二、 STATE_RUN 開始運算狀態(tài)；三、 STATE_FINISH 運算完成 狀態(tài) ； 除法 運算器 當(dāng)除法運算器接到除法控制器發(fā)出裝載信號，除法運算器便開始取數(shù)，當(dāng)接到運算信號，除法運算器便開始運算，運算完成后發(fā)出一個 ok 信通知單片機運算完成可以開始顯示，其設(shè)計模塊 如圖 316 所示 。 next_state=STATE_FINISH。 run=0。 input clk, rest, start, invalid。 圖 314 除法控制器 rest：復(fù)位信號，負(fù)脈沖有效； clk：時鐘控制信號， 輸入的是 開發(fā)板上 48MHz 的時鐘頻率； start：開始信號， 高電平有效。 圖 311 通信控制模塊 rest：復(fù)位信號，負(fù)脈沖有效； clkr：實際閘門信號輸入端 。低 電平時分頻為 1Hz,高 電平時分頻為 1KHz； clk_s：為分得頻率的輸出端口； 預(yù)置閘門 模塊 預(yù)置閘門模塊是用分頻模塊分得的頻率作為控制時鐘信號，利用計數(shù)的方法產(chǎn)生一個預(yù)置閘門控制信號，其模塊設(shè)計 如圖 36 所示 。負(fù)脈沖有效； start：開始信號，高電平有效。 SmartDesign：在 以上版本中集成，圖形化輸入方式，方便連接和直觀的校驗設(shè)計的正確性，可以創(chuàng)建和管理設(shè)計的內(nèi)部功能模塊，可以直接導(dǎo)入 IP cores 和 HDL 文件生成的模塊，功能較 ViewDraw 更強大，操作性更好。 支持最大 81 個用戶 I/O，熱插拔和冷備份。 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 9 第 3章 FPGA 設(shè)計 引言 本章 主要介紹 FPGA 部分的主體設(shè)計和相關(guān)程序。 在測量中，由于 xf 計數(shù)的起停 時間都是由該信號的上升測觸發(fā)的， 無字誤差。等精度測頻法采用門控信號和被測信號同步，消除對被測信號計數(shù)產(chǎn)生的一個脈沖的誤差。位數(shù)越多，分辨率越高。并且給出了動態(tài)顯示的軟硬件設(shè)計方案和信號整形設(shè)計方案。頻率信號抗干擾性強，易于傳輸，可以獲得較高的測量精度，所以測量頻率的方法的研究越來越受的重視。 在無線通訊測試中，頻率計既可以被用來對無線通訊基站的主時鐘進(jìn)行校準(zhǔn)，還可以被用來對無線電臺的跳頻信號和頻率調(diào)制信號進(jìn)行分析。頻率計最重要的功能是根據(jù)基準(zhǔn)時鐘信號實現(xiàn)對被測信號的頻率進(jìn)行檢測。同時，Pendulum Instruments 公司還 推出銣鐘時基頻率計 CNT91R、 CNT85R。 目前最主要的方法是 基于單片機和 FPGA 或 CPLD 利用 EDA 技術(shù)設(shè)計實現(xiàn) 等精度 頻率 測量 ，這使設(shè)計過程大大簡化，縮短了開發(fā)周期，減小了電路系統(tǒng)的體積，同時也有利于保證頻率計較高的精度和較好的可靠性。對本文的研究做出重要貢獻(xiàn)的個人和集體，均已在文中以明確方式標(biāo)明。 經(jīng)過仿真 下載驗證 ,能夠?qū)崿F(xiàn)等精度測頻功能，頻率測量范圍 1Hz～1MHz， 證明該設(shè)計方案切實可。 介紹了等精度的多周期同步測頻原理 ,并對其測量精度和特點同傳統(tǒng)測量方法進(jìn)行了對比分析 ,證明了多周期同步測頻方法的優(yōu)勢。盡我所知，除文中特別加以標(biāo)注和致謝的地方外，不包含其他人或組織已經(jīng)發(fā)表哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） III 或公布過的研究成果，也不包含我為獲得 及其它教育機構(gòu)的學(xué)位或?qū)W歷而使用過的材料。本人授權(quán) 大學(xué)可以將本學(xué)位論文的全部或部分內(nèi)容編入有關(guān)數(shù)據(jù)庫進(jìn)行檢索 ，可以采用影印、縮印或掃描等復(fù)制手段保存和匯編本學(xué)位論文。其中，歐美頻率計廠家所占有的市場份額最大。Agilent 科技公司成立于 1939 年，在電子測量領(lǐng)域也有著 70 多年的研發(fā)哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 2 生產(chǎn)經(jīng)歷。頻譜儀可以準(zhǔn)確的測量頻率并顯示被測信號的頻譜，但測量速度較慢，無法實時快速的跟蹤捕捉到被測信號頻率的變化。 頻率計主要由四個部分構(gòu)成：時基電路、輸入電路、計數(shù)顯示電路以及控制電路。 本文結(jié)構(gòu) 本文主要內(nèi)容如下： 第 2 章中，介紹等精度頻率測量的理論基礎(chǔ)和設(shè)計方案。 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 4 第 2章 主要研究內(nèi)容 引言 本章主要介紹數(shù)字頻率計的相關(guān)計數(shù)指標(biāo)，傳統(tǒng)的頻率測量方法和等精度測量方法，并且對等精度測量方法進(jìn)行誤差分析，從而與傳統(tǒng)頻率測量方法對比，得到等精度測量方法的優(yōu)勢所在。這 種方法適合于高頻測量，信號的頻率越高，則相對誤差越小。 在測量過程中分別對被測信號 和標(biāo)準(zhǔn)信號同時計數(shù)。利用 VerilogHDL 語言編寫一個除法器程序，用 FPGA 做除法運算，所得結(jié)果 送單片機進(jìn)行數(shù)據(jù)轉(zhuǎn)換并用 LED現(xiàn)實， 設(shè)計主體流程圖 如圖 22 所示 。 EasyFPGA030 主芯片采用 Actel 的 A3P030，封裝為 VG100。簡化設(shè)計過程，方便用戶使用，能夠使設(shè)計得到最佳優(yōu)化，大大提高系統(tǒng)的性能。 CoreConsole：用于配置處理器軟核、總線和外圍設(shè)備，準(zhǔn)許設(shè)計者用圖形化的方式快速搭建系統(tǒng)級的平臺，如 805 ARM CortexM1 平臺，用戶任意添加處理器的外設(shè)。 clkx 被測信號設(shè)置的是 1MHz，標(biāo)準(zhǔn)信號 clks 由 48MHz 分頻得到的是 1KHz，計數(shù)器計得 Nx=20xx， Ns=2。 圖 38 實際閘門信號生成模塊 rest：復(fù)位信號，負(fù)脈沖有效； clkp： 預(yù)置閘門信號輸入端， 與預(yù)置閘門信號模塊的 clkp 端口相連； clkx：被測信號輸入端； 哈爾濱工業(yè)大學(xué)（威海）本科畢業(yè)設(shè)計（論文） 14 clkr：實際閘門信號輸出端，利用預(yù)置閘門信號與被測信號產(chǎn)生一 個 實際閘門信號； 計數(shù) Nx模塊 計數(shù) Nx模塊是利用實際閘門模塊產(chǎn)生的實際閘門控制信號來控制對被測量信號 Nx進(jìn)行計數(shù)，其模塊設(shè)計 如圖 39 所示 。 圖 313 除法器 rest：復(fù)位信號，負(fù)脈沖有效； clk：時鐘控制信號，輸入的是開發(fā)板上的 48MHz 的時鐘頻率； start：開始 信號，高電平有效。b001。 reg [3:0] coun