【正文】 RT(CLK, CLR: IN STD_LOGIC。EVENT AND CLK=39。 h 0 3 39。 END ENTITY CONTRL2。 THEN F2=FIN。 東華理工大學畢業(yè)設計（論文） 硬件電路設計 14 IF S=3 THEN ENDD=39。 將 A0 的數據取反賦給 B0 C0=NOT F2。 THEN (1)=39。 如果 CLR輸入低電平則 (2)輸出低電平 ELSIF A039。139。 END IF。 CONTRL2 子模塊的主要特點是：電路的設計保證了只有 CONTRL2 被初始化后才能工作，否則 PUL 輸出始終為零。作為外部地址 /數 據總線使用時，用于傳送 8 位數據和低 8 位地址。 P3 口也可作為 AT89C51的一些特殊功能口，如下表所示 : 管腳備選功能 P3. 0 RXD(串行輸入口 ) P3. 1 TYD(串行輸出口 ) /INTO(外部中斷 0) /INTI(外部中斷 I) P3. 4 TO(計時器 0 外部輸入 ) P3. 4 TI 計時器 1 外部輸入 ) P3. 6/WR(外部數據存儲器寫選通 ) P3. 7 /RD(外部數據 存儲器讀選通 ) P3 口同時為快閃編程和編程校驗接收一些控制信號 。CS=1 時，測脈寬。若令 SS= [SS 1, SS0]，則當 SS=0. 1, 2, 3時可從 PO 口和 P2 口由低 8 位至高 8 位分別讀出兩組 4 個 8 位計數值。 圖 311 輸入信號整形模塊 外圍電路設計 鍵盤接口電路 鍵盤接口電路如圖 211 所示。 圖 313 顯示電路 東華理工大學畢業(yè)設計（論文） 硬件電路設計 21 電源模塊 整個電路的供電電源如圖 213 所示， 220V交流電經變壓、整流、濾波后，由一片 78L05 三端穩(wěn)壓器向系統(tǒng)提供 +5V電壓信號。 Altera 的 Quartus II 提供了完整的多平臺設計環(huán)境，能滿足各種特定設計的需要，也是單芯片可編程系統(tǒng) (SOPC)設計的綜合性環(huán)境和 SOPC 開發(fā)的基本設計工具，并為 Altera DSP 開發(fā)包進行系統(tǒng)模型設計提供了集成綜合環(huán)境?？梢酝ㄟ^選擇 Start Compilation 來運行所有的編譯器模塊，也可以通過選擇 Start 單獨運行各個模塊。在圖 31 下東華理工大學畢業(yè)設計（論文） 軟件部分 23 排的流程框圖，是與上面的 Quartus II 設計流程相對照的標準的 EDA 開發(fā)流程。在進行編譯后，可對設計進行時序仿真。這樣不僅可以 通過芯片設計實現多種數字邏輯系統(tǒng)，而且由于管腳定義的靈活性，大大減輕了電路圖設計和電路板設計的工作量和難度，從而有效的增強了設計的靈活性，東華理工大學畢業(yè)設計（論文） 軟件部分 24 提高了工作效率。半導體集成電路己由早期的單元集成、部件電路集成發(fā)展到整機電路集成和系統(tǒng)電路集成。接著進行電路設計，邏輯圖將進一步轉化成電路圖 。這個結構可能包括算術運算單元、控制單元、數據通道、各種算法狀態(tài)機等。這樣設計出的電子系統(tǒng)所用元件的種類和數量均較多，體積與功耗大，可靠性差。利用 EDA 工具，采用可編程器件，通過設計芯片來實現系統(tǒng)功能，這種方法稱為基于芯片的設計方法。Quartus II 擁有性能良好的設計錯誤定位器，用于確定文本或圖形設計中的錯誤。例如各類片上存儲器、 DSP 模塊、 LVDS 驅動器、 PLL 以及 SERDES 和 DDIO 電路模塊等。編譯器包括的功能模塊有分析 /綜合器 (Analysisamp。 Quartus II 在 21 世紀初推出，是 Altera 前一代FPGA/CPLD 集成開發(fā)環(huán)境 MAX 十 plus II 的更新換代產品，其界面友好，使用便捷。 P3:4 用于鍵盤和顯示電路的切換選通。該電路 R, C 參數根據實際所測信號的帶寬確定，如頻率較高 (大于70MHz )則電路和 PCB 布線都需作較大改動。 (7) EDl:測頻計數結束狀態(tài)信號， ED1=0 時計數結束。 (2) CS:由單片機的 P1. 0 口控制。 P3 口 :P3 口管腳是八個帶內部上拉電阻的雙向 1/0 口，可驅動 4 個 TTL 門。 (1) AT89C51 的主要特性如下 : ? 與 MCS51 兼容 ? 4K 字節(jié)可編程快閃存儲器 ? 壽命 :1000 次寫 /擦 ? 數據保留時間 :十年 ? 128*8 位內部 RAM ? 32 可編程 I/0 線 ? 兩個 16 位定時器 /計數器 ? 五個中斷源 ? 可編程串行通道 ? 低功耗的閑置和掉電模式 ? 片內振蕩器和時鐘電路 (2)其管腳的具體說明如下 : 東華理工大學畢業(yè)設計（論文） 硬件電路設計 17 P0 口 :P0 口為一個 8 位漏級開路雙向 I/0 口，每個引腳可驅動 8 個 TTL 門。 (4) 在被測脈沖的下沿到來時， CONTRL2的 PUL端輸出低電平，計數器 CNT2被關斷。 THEN (3)=39。 END PROCESS。 THEN (2)=39。EVENT AND C0=39。 A0=F2 AND (1)。039。 PROCESS(START, S) IS BEGIN IF START=39。 ENTITY CONTRL2 IS PORT (FIN, START, CLR: IN STD_LOGIC。 將最后確定的 CNT 數據賦給 Q END ARCHITECTURE ART。 THEN CNT=00000000000000000000000000000000。 USE 。 東華理工大學畢業(yè)設計（論文） 硬件電路設計 10 C LKC LRQ[ 31 . . 0]CNTins tFINST AR TC LRF SDC LK 1EE N DC LK 2C LR CC ON T R Lins t 1FINST AR TC LREN D DPU LC ON T R L2ins t 2C H KFFINC H OI SF OU TFINins t 4C LK 2F SDCNLPU LC LK OU TGA T Eins t 5C LKC LRQ[ 31 . . 0]CNTins t 6V C CC H KF IN P U TV C CFIN IN P U TV C CC H OI S IN P U TV C CST AR T IN P U TV C CC LR IN P U TV C CF SD IN P U TE N D DO U T P U T00 [ 7. 0]O U T P U TV C CCNL IN P U T 圖 32 CPLD測頻專用模塊 1 測頻 /測周期的實現 (1) 令 TF=0，選擇等精度測頻，然后在 CONTRL 的 CLR 端加一正脈沖信號以完成測試電路狀態(tài)的初始化。 CPLD/FPGA 測頻專用模塊的 VHDL 程序設計 利用 VHDL 設計的測頻模塊邏輯結構如圖 23 所示，其中有關的接口信號規(guī)定如下： (1) TF()： TF=0 時等精度測頻； TF=1 時 測脈寬。可以用 7 個數碼管顯示測試結果，最高可表達百萬分之一的精度。 （ 3） 單片機電路模塊。 END COMPONENT FIN。 START, CLRTRIG, FSTD, TF: IN STD_LOGIC。I/0控制塊 (I/0 Control Block)允許每一個 1/0 管腳可以被單獨的配置為輸入、輸出、雙向管腳，且所有工 /0 引腳都有一個三態(tài)緩沖器。它的應用和發(fā)展不僅簡化了電路設計，降低了成本，提高了系統(tǒng)的可靠性和保密性，而且給數字系統(tǒng)的設計方法帶來了革命性的變化。 電 源 部 分鍵 盤 輸 入單片機被 測 信 號整 形 電 路顯 示 電 路5 0 M H Z標 準 頻 率時 鐘 電 路CPLD芯片自 校 輸 入 圖 31 系統(tǒng)頂層框圖 系統(tǒng)的基本工作方式如下 : （ 1） P0 口是單片機與 CPLD 的數據傳送通信口， P1 口用于鍵盤掃描，實現各測試功能的轉換 。 東華理工大學畢業(yè)設計（論文） 硬件電路設計 5 (1) 對于頻率測試功能，測頻范圍為 Hz～ 50 MHz；對于測頻精度，測頻全域相對誤差恒為百萬分之一。 CNT1 和 CNT2 分別對被測信號 (頻率為 fx)和標準頻率信號 (頻率為 fs)同時計數。多周期同步測量法是在直接測頻的基礎上發(fā)展起來的，在目前的測 頻系統(tǒng)中得到越來越廣泛的應用。由于 CPLD 具有連續(xù)連接結構，易于預測延時，使電路仿真會更加準確，且編程方便，速度快，集成度高，價格低，從而使系統(tǒng)研制周期大大縮短，產品的性能價格比較高。 測頻一直以來都是電子和通訊系統(tǒng)工作的重要手段之一。系統(tǒng)將單片機 AT89C51 的控制靈活性及 CPLD 芯片的現場可編程性相結合，不但大大縮短了開發(fā)研制周期，而且使本系統(tǒng)具有結構緊湊、體積小，可靠性高，測頻范圍寬、精度高等優(yōu)點。本課題的等精度數字頻率計設計，采用當今電子設計領域流行的 EDA 技術，以 CPLD 為核心，配合 AT89C51 單片機，采用多周期同步測頻原理，實現了 信號頻率的等精度頻率測量，此外，該系統(tǒng)還可以測方波信號寬度及高、低電平的占空比。選取的這種綜合測量法作為數字頻率計的測量算法，提出了基于 CPLD 的數字頻率計的設計方案。 frequency meter, strobe tim 東華理工大學畢業(yè)設計（論文） 目錄 1 目 錄 摘 要 ............................................................................................................................. I ABSTRACT .................................................................................................................. II 第一章 緒 論 ............................................................................................................ 1 背景 ..................................................................................................................... 1 研究內容及相關技術 ......................................................................................... 1 測量原理 ............................................................................................................. 2 第二章 總體設計思路 ............................................................................................... 3 多周期同步測量方法 ......................................................................................... 3 等精度測量原理 ..................................................