【正文】 RT(CLK, CLR: IN STD_LOGIC。EVENT AND CLK=39。 h 0 3 39。 END ENTITY CONTRL2。 THEN F2=FIN。 東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì) 14 IF S=3 THEN ENDD=39。 將 A0 的數(shù)據(jù)取反賦給 B0 C0=NOT F2。 THEN (1)=39。 如果 CLR輸入低電平則 (2)輸出低電平 ELSIF A039。139。 END IF。 CONTRL2 子模塊的主要特點(diǎn)是：電路的設(shè)計(jì)保證了只有 CONTRL2 被初始化后才能工作，否則 PUL 輸出始終為零。作為外部地址 /數(shù) 據(jù)總線使用時(shí)，用于傳送 8 位數(shù)據(jù)和低 8 位地址。 P3 口也可作為 AT89C51的一些特殊功能口，如下表所示 : 管腳備選功能 P3. 0 RXD(串行輸入口 ) P3. 1 TYD(串行輸出口 ) /INTO(外部中斷 0) /INTI(外部中斷 I) P3. 4 TO(計(jì)時(shí)器 0 外部輸入 ) P3. 4 TI 計(jì)時(shí)器 1 外部輸入 ) P3. 6/WR(外部數(shù)據(jù)存儲(chǔ)器寫選通 ) P3. 7 /RD(外部數(shù)據(jù) 存儲(chǔ)器讀選通 ) P3 口同時(shí)為快閃編程和編程校驗(yàn)接收一些控制信號(hào) 。CS=1 時(shí)，測(cè)脈寬。若令 SS= [SS 1, SS0]，則當(dāng) SS=0. 1, 2, 3時(shí)可從 PO 口和 P2 口由低 8 位至高 8 位分別讀出兩組 4 個(gè) 8 位計(jì)數(shù)值。 圖 311 輸入信號(hào)整形模塊 外圍電路設(shè)計(jì) 鍵盤接口電路 鍵盤接口電路如圖 211 所示。 圖 313 顯示電路 東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì) 21 電源模塊 整個(gè)電路的供電電源如圖 213 所示， 220V交流電經(jīng)變壓、整流、濾波后，由一片 78L05 三端穩(wěn)壓器向系統(tǒng)提供 +5V電壓信號(hào)。 Altera 的 Quartus II 提供了完整的多平臺(tái)設(shè)計(jì)環(huán)境，能滿足各種特定設(shè)計(jì)的需要，也是單芯片可編程系統(tǒng) (SOPC)設(shè)計(jì)的綜合性環(huán)境和 SOPC 開發(fā)的基本設(shè)計(jì)工具，并為 Altera DSP 開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成綜合環(huán)境?？梢酝ㄟ^選擇 Start Compilation 來運(yùn)行所有的編譯器模塊，也可以通過選擇 Start 單獨(dú)運(yùn)行各個(gè)模塊。在圖 31 下東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 軟件部分 23 排的流程框圖，是與上面的 Quartus II 設(shè)計(jì)流程相對(duì)照的標(biāo)準(zhǔn)的 EDA 開發(fā)流程。在進(jìn)行編譯后，可對(duì)設(shè)計(jì)進(jìn)行時(shí)序仿真。這樣不僅可以 通過芯片設(shè)計(jì)實(shí)現(xiàn)多種數(shù)字邏輯系統(tǒng)，而且由于管腳定義的靈活性，大大減輕了電路圖設(shè)計(jì)和電路板設(shè)計(jì)的工作量和難度，從而有效的增強(qiáng)了設(shè)計(jì)的靈活性，東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 軟件部分 24 提高了工作效率。半導(dǎo)體集成電路己由早期的單元集成、部件電路集成發(fā)展到整機(jī)電路集成和系統(tǒng)電路集成。接著進(jìn)行電路設(shè)計(jì)，邏輯圖將進(jìn)一步轉(zhuǎn)化成電路圖 。這個(gè)結(jié)構(gòu)可能包括算術(shù)運(yùn)算單元、控制單元、數(shù)據(jù)通道、各種算法狀態(tài)機(jī)等。這樣設(shè)計(jì)出的電子系統(tǒng)所用元件的種類和數(shù)量均較多，體積與功耗大，可靠性差。利用 EDA 工具，采用可編程器件，通過設(shè)計(jì)芯片來實(shí)現(xiàn)系統(tǒng)功能，這種方法稱為基于芯片的設(shè)計(jì)方法。Quartus II 擁有性能良好的設(shè)計(jì)錯(cuò)誤定位器，用于確定文本或圖形設(shè)計(jì)中的錯(cuò)誤。例如各類片上存儲(chǔ)器、 DSP 模塊、 LVDS 驅(qū)動(dòng)器、 PLL 以及 SERDES 和 DDIO 電路模塊等。編譯器包括的功能模塊有分析 /綜合器 (Analysisamp。 Quartus II 在 21 世紀(jì)初推出，是 Altera 前一代FPGA/CPLD 集成開發(fā)環(huán)境 MAX 十 plus II 的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。 P3:4 用于鍵盤和顯示電路的切換選通。該電路 R, C 參數(shù)根據(jù)實(shí)際所測(cè)信號(hào)的帶寬確定，如頻率較高 (大于70MHz )則電路和 PCB 布線都需作較大改動(dòng)。 (7) EDl:測(cè)頻計(jì)數(shù)結(jié)束狀態(tài)信號(hào)， ED1=0 時(shí)計(jì)數(shù)結(jié)束。 (2) CS:由單片機(jī)的 P1. 0 口控制。 P3 口 :P3 口管腳是八個(gè)帶內(nèi)部上拉電阻的雙向 1/0 口，可驅(qū)動(dòng) 4 個(gè) TTL 門。 (1) AT89C51 的主要特性如下 : ? 與 MCS51 兼容 ? 4K 字節(jié)可編程快閃存儲(chǔ)器 ? 壽命 :1000 次寫 /擦 ? 數(shù)據(jù)保留時(shí)間 :十年 ? 128*8 位內(nèi)部 RAM ? 32 可編程 I/0 線 ? 兩個(gè) 16 位定時(shí)器 /計(jì)數(shù)器 ? 五個(gè)中斷源 ? 可編程串行通道 ? 低功耗的閑置和掉電模式 ? 片內(nèi)振蕩器和時(shí)鐘電路 (2)其管腳的具體說明如下 : 東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì) 17 P0 口 :P0 口為一個(gè) 8 位漏級(jí)開路雙向 I/0 口，每個(gè)引腳可驅(qū)動(dòng) 8 個(gè) TTL 門。 (4) 在被測(cè)脈沖的下沿到來時(shí)， CONTRL2的 PUL端輸出低電平，計(jì)數(shù)器 CNT2被關(guān)斷。 THEN (3)=39。 END PROCESS。 THEN (2)=39。EVENT AND C0=39。 A0=F2 AND (1)。039。 PROCESS(START, S) IS BEGIN IF START=39。 ENTITY CONTRL2 IS PORT (FIN, START, CLR: IN STD_LOGIC。 將最后確定的 CNT 數(shù)據(jù)賦給 Q END ARCHITECTURE ART。 THEN CNT=00000000000000000000000000000000。 USE 。 東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì) 10 C LKC LRQ[ 31 . . 0]CNTins tFINST AR TC LRF SDC LK 1EE N DC LK 2C LR CC ON T R Lins t 1FINST AR TC LREN D DPU LC ON T R L2ins t 2C H KFFINC H OI SF OU TFINins t 4C LK 2F SDCNLPU LC LK OU TGA T Eins t 5C LKC LRQ[ 31 . . 0]CNTins t 6V C CC H KF IN P U TV C CFIN IN P U TV C CC H OI S IN P U TV C CST AR T IN P U TV C CC LR IN P U TV C CF SD IN P U TE N D DO U T P U T00 [ 7. 0]O U T P U TV C CCNL IN P U T 圖 32 CPLD測(cè)頻專用模塊 1 測(cè)頻 /測(cè)周期的實(shí)現(xiàn) (1) 令 TF=0，選擇等精度測(cè)頻，然后在 CONTRL 的 CLR 端加一正脈沖信號(hào)以完成測(cè)試電路狀態(tài)的初始化。 CPLD/FPGA 測(cè)頻專用模塊的 VHDL 程序設(shè)計(jì) 利用 VHDL 設(shè)計(jì)的測(cè)頻模塊邏輯結(jié)構(gòu)如圖 23 所示，其中有關(guān)的接口信號(hào)規(guī)定如下： (1) TF()： TF=0 時(shí)等精度測(cè)頻； TF=1 時(shí) 測(cè)脈寬?？梢杂?7 個(gè)數(shù)碼管顯示測(cè)試結(jié)果，最高可表達(dá)百萬分之一的精度。 （ 3） 單片機(jī)電路模塊。 END COMPONENT FIN。 START, CLRTRIG, FSTD, TF: IN STD_LOGIC。I/0控制塊 (I/0 Control Block)允許每一個(gè) 1/0 管腳可以被單獨(dú)的配置為輸入、輸出、雙向管腳，且所有工 /0 引腳都有一個(gè)三態(tài)緩沖器。它的應(yīng)用和發(fā)展不僅簡(jiǎn)化了電路設(shè)計(jì)，降低了成本，提高了系統(tǒng)的可靠性和保密性，而且給數(shù)字系統(tǒng)的設(shè)計(jì)方法帶來了革命性的變化。 電 源 部 分鍵 盤 輸 入單片機(jī)被 測(cè) 信 號(hào)整 形 電 路顯 示 電 路5 0 M H Z標(biāo) 準(zhǔn) 頻 率時(shí) 鐘 電 路CPLD芯片自 校 輸 入 圖 31 系統(tǒng)頂層框圖 系統(tǒng)的基本工作方式如下 : （ 1） P0 口是單片機(jī)與 CPLD 的數(shù)據(jù)傳送通信口， P1 口用于鍵盤掃描，實(shí)現(xiàn)各測(cè)試功能的轉(zhuǎn)換 。 東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì) 5 (1) 對(duì)于頻率測(cè)試功能，測(cè)頻范圍為 Hz～ 50 MHz；對(duì)于測(cè)頻精度，測(cè)頻全域相對(duì)誤差恒為百萬分之一。 CNT1 和 CNT2 分別對(duì)被測(cè)信號(hào) (頻率為 fx)和標(biāo)準(zhǔn)頻率信號(hào) (頻率為 fs)同時(shí)計(jì)數(shù)。多周期同步測(cè)量法是在直接測(cè)頻的基礎(chǔ)上發(fā)展起來的，在目前的測(cè) 頻系統(tǒng)中得到越來越廣泛的應(yīng)用。由于 CPLD 具有連續(xù)連接結(jié)構(gòu)，易于預(yù)測(cè)延時(shí)，使電路仿真會(huì)更加準(zhǔn)確，且編程方便，速度快，集成度高，價(jià)格低，從而使系統(tǒng)研制周期大大縮短，產(chǎn)品的性能價(jià)格比較高。 測(cè)頻一直以來都是電子和通訊系統(tǒng)工作的重要手段之一。系統(tǒng)將單片機(jī) AT89C51 的控制靈活性及 CPLD 芯片的現(xiàn)場(chǎng)可編程性相結(jié)合，不但大大縮短了開發(fā)研制周期，而且使本系統(tǒng)具有結(jié)構(gòu)緊湊、體積小，可靠性高，測(cè)頻范圍寬、精度高等優(yōu)點(diǎn)。本課題的等精度數(shù)字頻率計(jì)設(shè)計(jì)，采用當(dāng)今電子設(shè)計(jì)領(lǐng)域流行的 EDA 技術(shù)，以 CPLD 為核心，配合 AT89C51 單片機(jī)，采用多周期同步測(cè)頻原理，實(shí)現(xiàn)了 信號(hào)頻率的等精度頻率測(cè)量，此外，該系統(tǒng)還可以測(cè)方波信號(hào)寬度及高、低電平的占空比。選取的這種綜合測(cè)量法作為數(shù)字頻率計(jì)的測(cè)量算法，提出了基于 CPLD 的數(shù)字頻率計(jì)的設(shè)計(jì)方案。 frequency meter, strobe tim 東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 目錄 1 目 錄 摘 要 ............................................................................................................................. I ABSTRACT .................................................................................................................. II 第一章 緒 論 ............................................................................................................ 1 背景 ..................................................................................................................... 1 研究?jī)?nèi)容及相關(guān)技術(shù) ......................................................................................... 1 測(cè)量原理 ............................................................................................................. 2 第二章 總體設(shè)計(jì)思路 ............................................................................................... 3 多周期同步測(cè)量方法 ......................................................................................... 3 等精度測(cè)量原理 ..................................................