【正文】 。 (2) 由預(yù)置門控信號(hào)將 CONTRL 的 START 端置高 電平，預(yù)置門開始定時(shí)，此時(shí)由被測信號(hào)的上沿打開計(jì)數(shù)器 CNT1 進(jìn)行計(jì)數(shù)，同時(shí)使標(biāo)準(zhǔn)頻率信號(hào)進(jìn)入計(jì)數(shù)器 CNT2。 (4) 計(jì)數(shù)結(jié)束后， CONTRL 的 EEND 端將輸出低電平來指示測量計(jì)數(shù)結(jié)束，單片機(jī)得到此信號(hào)后，即可利用 ADRC()、 ADRB()、 ADRA()分別讀回 CNT1 和 CNT2 的計(jì)數(shù)值，并根據(jù)等精 度測量公式進(jìn)行運(yùn)算，計(jì)算出被測信號(hào)的頻率或周期值。 DE N AQP R EC L RC L K2 ~0F I NC L K1EEN DC L K2ST A R TF SDCLRCLRCC L K1 ~01 圖 35 測頻與測周期控制部分電路 3 計(jì)數(shù)部件設(shè)計(jì) 圖 36 計(jì)數(shù)部件模塊圖 東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì) 12 A [ 3 1 . . 0 ]B [ 3 1 . . 0 ]O U T [ 3 1 . . 0 ]A D D E RD QP R EE N AC L RCLKCLRQ [ 3 1 . . 0 ]C N T [ 3 1 . . 0 ]A d d 03 2 39。 計(jì)數(shù)模塊 LIBRARY IEEE。 USE 。 Q: OUT STD_LOGIC_VECTOR(31 DOWNTO 0))。 ARCHITECTURE ART OF CNT IS SIGNAL CNT: STD_LOGIC_VECTOR(31 DOWNTO 0)。139。 利用 IF 語句確定 CNT 的數(shù)據(jù) ELSIF CLK39。139。 END IF。 Q=CNT。 4 脈沖寬度測量和占空比測量模塊設(shè)計(jì) （ 1） 脈沖寬度測量原理圖 東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì) 13 根據(jù)脈寬測量原理，設(shè)計(jì)如圖 38(CONTRL2)所示的電路原理示意圖 01DE N AQP R EC L RA [ 2 . . 0 ]B [ 2 . . 0 ]O U TE Q U A LA [ 2 . . 0 ]B [ 2 . . 0 ]O U TE Q U A LDE N AQP R EC L RDE N AQP R EC L R111E q u a l 11 39。 h 3 A0Q Q [ 2 ]F I NS T A R TCLRE N D DP U LF2Q Q [ 1 ]E q u a l 01 39。 h 2 Q Q [ 3 ] 圖 38 測脈寬、占空比控制模塊原理圖 測脈寬、占空比控制模塊 LIBRARY IEEE。 USE 。 ENDD, PUL: OUT STD_LOGIC)。 ARCHITECTURE ART OF CONTRL2 IS SIGNAL : STD_LOGIC_VECTOR(3 DOWNTO 1)。 SIGNAL S: STD_LOGIC_VECTOR(1 DOWNTO 0)。 S(1)=(2)。139。 確定 F2 的數(shù)據(jù) ELSE F2=NOT FIN。 IF S=2 THEN PUL=39。 如果 S=2 則 PUL 輸出高電平 ELSE PUL=39。 否則 PUL 輸出低電平 END IF。139。039。 END PROCESS。 將 F2 和 (1)的數(shù)據(jù)相與再賦給 A0 B0=NOT A0。 將 F2 的數(shù)據(jù)取反賦給 C0 PROCESS(C0, CLR) IS BEGIN IF CLR=39。 THEN (1)=39。 ELSIF C039。139。139。 END PROCESS。139。039。EVENT AND A0=39。 THEN (2)=39。 END IF。 PROCESS(B0, CLR) IS BEGIN IF CLR=39。 THEN (3)=39。 如果 CLR 輸入高電平則 (2)輸出低電平 ELSIF B039。139。139。 END PROCESS。 （ 2） 測量脈沖寬度的工作步驟 (1) 向 CONTRL2 的 CLR 端送一個(gè)脈沖以便進(jìn)行電路的工作狀態(tài)初始化。 東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì) 15 (3) 在被測脈沖的上沿到來時(shí)， CONTRL2 的 PUL 端輸出高電平，標(biāo)準(zhǔn)頻率信號(hào)進(jìn)入計(jì)數(shù)器 CNT2。 (5) 由單片機(jī)讀出 計(jì)數(shù)器 CNT2 的結(jié)果，并通過上述測量原理公式計(jì)算出脈沖寬度。 只有在先檢測到上沿后 PUL 才為高電平，然后在檢測到下沿時(shí)， PUL 輸出為低電平； ENDD 輸出高電平以便通知單片機(jī)測量計(jì)數(shù)已經(jīng)結(jié)束；如果先檢測到下沿， PUL 并無變化；在檢測到上沿并緊接一個(gè)下沿后， CONTRL2 不再發(fā)生變化直到下一個(gè)初始化信號(hào)到來。低電壓，高性能 CMOS 結(jié)構(gòu)的 8 位單片機(jī)。由于將多功能 8 位 CPU和快閃存儲(chǔ)器組合在單個(gè)芯片中， ATMEL 的AT89C51 是一種高 效微控制器，為很多嵌入式控制系統(tǒng)提供了一種靈活性高且價(jià)廉的方案。當(dāng) P1 口的管腳輸入數(shù)據(jù)時(shí)，應(yīng)先把口置 ’1’。在快閃編程時(shí)， P0 口輸入，當(dāng)快閃進(jìn)行校驗(yàn)時(shí)，P0 口輸出，此時(shí) P0 外部必須被拉至高電平。 P1 口管腳寫入 ’1’后，被內(nèi)部上拉為高，可用作輸入。 P2 口當(dāng)用作外部程序存儲(chǔ)器或外部數(shù)據(jù)存儲(chǔ)器進(jìn)行存取時(shí)， P2 口輸出 16 位地址 的高八位。當(dāng) P3 口寫入 ’1’后，被內(nèi)部上拉為高電平，并用作輸入。 單片機(jī)控制電路 單片機(jī)測頻控制電路如圖 310 所示，由單片機(jī)完成整個(gè)測量電路的測試控制、數(shù) 據(jù)處理和顯示輸出， CPLD 完成各種測試功能 。利用 AT89C51 的 PO 口讀計(jì)數(shù)器COUNT 輸出 B[7..0]標(biāo)準(zhǔn)頻率信號(hào)的值， P2 口讀計(jì)數(shù)器 COUNT 輸出 B[15. . 8]被測信號(hào)的值。由 P1 口輸出控制。 CS=0 時(shí)，等精度測頻 。 (3) CLR:系統(tǒng)全清零功能。 (5) AS:自校和測頻選擇。 (6) STROBE:為預(yù)置門閘，門寬可通過鍵盤由單片機(jī)控制， STROBE=1 時(shí)，預(yù)置門打開 :STROBE=0 時(shí)，預(yù)置門關(guān)閉。 (8) SS0, SS1:計(jì)數(shù)位讀出選通控制。 (9) FS 為標(biāo)準(zhǔn)頻率信號(hào)輸入，此頻率來源于 50MHz 的有源晶振。 (11) FC 為自校頻率，取自單片機(jī)的外接晶振 。被測信號(hào)經(jīng) 限幅電路 (由兩片 1N4148 組成 )限幅后，由兩級(jí)直接禍合放大器放大，最后再由施密特觸發(fā)器整形，送入 CPLD 進(jìn)行測頻。本測頻儀調(diào)試階段所用信號(hào)為信號(hào)發(fā)生器輸出的標(biāo)準(zhǔn)信號(hào)，故對該電路部分未做深入分析，如果要做實(shí)際應(yīng)用，該電路部分還需進(jìn)一步研究。鍵盤控制命令由并入串出移位寄存器 74LS165讀入。 東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 硬件電路設(shè)計(jì) 20 圖 312 鍵盤接口電路 顯示電路 圖 212 中， AT89C51 以串行通信方式 0，即同步移位寄存器方式通過 P3:0, P3:1 實(shí)現(xiàn)顯示碼傳送， 8 個(gè)共陽極數(shù)碼管由 8 片串入并出 74LS164 驅(qū)動(dòng)，由于74LS164 芯片輸出低電平時(shí)具有 8MA 的灌電流能力，在靜態(tài)顯示方式下足以保證顯示亮度。傳送波特率高達(dá) 1M，且一次發(fā)送數(shù)據(jù)很少，故閃爍并不明顯。另外，由于鍵盤和顯示電路共享單片機(jī)的串行口，在每次顯示前，程序必須將 P3:2置 ’0’，將 74LS165 的輸出置 ’1’，才能保證 P3:0 口正確傳送顯示數(shù)據(jù)。 圖 314 電源模塊 其它電路 單片機(jī)的時(shí)鐘電路由 12MHz 的晶振提供。自校輸入信號(hào)取自單片機(jī)的 12MHz 晶振。 東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 軟件部分 22 第四 章 軟件部分 Quartus II 概述 Quartus II 是 Altera 提供的 FPGA/CPLD 開發(fā)集成環(huán)境， Altera 是世界最大可編程邏輯器件供應(yīng)商之一。在 Quartus II 上可以完成 FPGA 開發(fā)的整個(gè)流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。 Quartus II 設(shè)計(jì)工具完全支持 VHDL, Verilog 的設(shè)計(jì)流程，其內(nèi)部嵌有 VHDL, Verilog 邏輯綜合器。同樣， Quartus II 具備仿真功能，同時(shí)也支持第三方的仿真工具，如 ModelSim。 Quartus II 包括模塊化的編譯器。Synthesis)、適配器 (Fitter)、裝配器 (Assembler)、時(shí)序分析器 (Timing Analyzer)、設(shè)計(jì)輔助模塊 (Design Assistant)、 EDA 網(wǎng)表文件生成器 (EDA Netlist Writer)和編輯數(shù)據(jù)接口 (Compiler Database Interface)等。還可以通過選擇 Compiler Tool (Tools 菜單 )，在 CompilerTool 窗口中運(yùn)行該模塊來啟動(dòng)編譯器模塊。 此外， Quartus II 還包含許多十分有用的 LPM (Library of ParameterizedModules)模塊，它們是復(fù)雜或高級(jí)系統(tǒng)構(gòu)建的重要組成部分，在 SOPC 設(shè)計(jì)中被大量使用，也可在 Quartus 1l 普通設(shè)計(jì)文件一起使用。在許多實(shí)用情況中，必須使用宏功能模塊才可以使用一些 Altera 特定器件的硬件功能。 圖 31 中所示的上排是 Quartus II 編譯設(shè)計(jì)主控界面，它顯示了 Quartus II自動(dòng)設(shè)計(jì)的各主要處理環(huán)節(jié)和設(shè)計(jì)流程，包括設(shè)計(jì)輸入編輯、設(shè)計(jì)分析與綜合、適配、編程文件匯編 (裝配 )、時(shí)序參數(shù)提取以及編程下載幾個(gè)步驟。 Quartus II編譯器支持的硬件描述語言有 VHDL(支持 VHDL39。 97標(biāo)準(zhǔn) )、 Verilog HDL 及 AHDL (Altera HDL) } AHDL 是 Altera 公司自己設(shè)計(jì)、制定的硬件描述語言，是一種以結(jié)構(gòu)描述方式為主的硬件描述語言，只有企業(yè)標(biāo)準(zhǔn)。在設(shè)計(jì)輸入之后， Quartus II 的編譯器將給出設(shè)計(jì)輸入的錯(cuò)誤報(bào)告。對于使用 HDL的設(shè)計(jì)，可以使用 Quartus II帶有的 RTL Viewer 觀察綜合后的 RTL圖。在作仿真前，需要利用波形編輯器編輯一個(gè)波形激勵(lì)文件，用于仿真驗(yàn)證時(shí)的激勵(lì)。 圖 41 Quartus II 設(shè)計(jì)流程圖 Quartus II 使用 VHDL 實(shí)現(xiàn)系統(tǒng)功能的全過程 電子系統(tǒng)的設(shè)計(jì)方法 現(xiàn)代電子系統(tǒng)一般由模擬子系統(tǒng)、數(shù)字子系統(tǒng)和微處理器子系統(tǒng)二大部分組成。傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)只能對電路板進(jìn)行設(shè)計(jì)，通過設(shè)計(jì)電路板來實(shí)現(xiàn)系統(tǒng)功能。新的設(shè)計(jì)方法能夠由設(shè)計(jì)者定義器件的內(nèi)部邏輯，將原來由電路板設(shè)計(jì)完成的大部分工作放在芯片的設(shè)計(jì)中進(jìn)行。同時(shí)，基于芯片的設(shè)計(jì)可以減少芯片的數(shù)量，縮小系統(tǒng)體積，降低能源消耗。 圖 42（ a）傳統(tǒng)設(shè)計(jì)方法 （ b）基于芯片設(shè)計(jì)方法 可編程邏輯器件和 EDA 技術(shù)給今天的硬件系統(tǒng)設(shè)計(jì)者提供了強(qiáng)有力的工具，使得電子系統(tǒng)的設(shè)計(jì)方法發(fā)生了質(zhì)的變化。 “自頂向下”與“自底向上”的設(shè)計(jì)方 法 過去，電子產(chǎn)品設(shè)計(jì)的基本思路一直是先選用標(biāo)準(zhǔn)通用集成電路芯片，再由這些芯片和其他元件自下而上的構(gòu)成電路、子系統(tǒng)和系統(tǒng)。隨著集成電路技術(shù)的不斷進(jìn)步，現(xiàn)在人們可以把數(shù)以億計(jì)的晶體管，幾萬門、幾十萬門、甚至幾百萬門的電路集成在一塊芯片上。電子系統(tǒng)的設(shè)計(jì) 方法也由過去的那種集成電路廠家提供通用芯片，整機(jī)系統(tǒng)用戶采用這些芯片組成電子系統(tǒng)的“ bottomup” (自底向上 )方法改變?yōu)橐环N新的“ topdown” (自頂向下 )設(shè)計(jì)方法。圖33 所示為電子系統(tǒng)的兩種不同設(shè)計(jì)方法的步 驟。接著進(jìn)行結(jié)構(gòu)設(shè)計(jì)，根據(jù)該電子系統(tǒng)或芯片的特點(diǎn)，將其分解為接口清晰、相互關(guān)系明確、盡可能簡單的子系統(tǒng)，得到一個(gè)總體結(jié)構(gòu)。下一步是把結(jié)構(gòu)轉(zhuǎn)換成邏輯圖，即進(jìn)行邏輯設(shè)計(jì)。在很多情況下，這時(shí)需進(jìn)行硬件仿真，以最終確定邏輯設(shè)計(jì)的正確性。 “自底向上”的設(shè)計(jì)，一般是