【正文】 硬件電路設(shè)計 21 電源模塊 整個電路的供電電源如圖 213 所示， 220V交流電經(jīng)變壓、整流、濾波后，由一片 78L05 三端穩(wěn)壓器向系統(tǒng)提供 +5V電壓信號。因 為 74LS164 輸出沒有鎖存功能，因此，在傳送信號時輸出端數(shù)碼管會有瞬間閃爍，但由于系統(tǒng)采用 12MHz 晶振。 圖 311 輸入信號整形模塊 外圍電路設(shè)計 鍵盤接口電路 鍵盤接口電路如圖 211 所示。 東華理工大學(xué)畢業(yè)設(shè)計（論文） 硬件電路設(shè)計 19 圖 210 為輸入信號整形電路。若令 SS= [SS 1, SS0]，則當(dāng) SS=0. 1, 2, 3時可從 PO 口和 P2 口由低 8 位至高 8 位分別讀出兩組 4 個 8 位計數(shù)值。 AS=1 測頻， AS=0 自校。CS=1 時，測脈寬。 被讀出的四組 8 位數(shù)據(jù)通過 AT89C51 的 SSO, SS1 地址編碼選擇。 P3 口也可作為 AT89C51的一些特殊功能口，如下表所示 : 管腳備選功能 P3. 0 RXD(串行輸入口 ) P3. 1 TYD(串行輸出口 ) /INTO(外部中斷 0) /INTI(外部中斷 I) P3. 4 TO(計時器 0 外部輸入 ) P3. 4 TI 計時器 1 外部輸入 ) P3. 6/WR(外部數(shù)據(jù)存儲器寫選通 ) P3. 7 /RD(外部數(shù)據(jù) 存儲器讀選通 ) P3 口同時為快閃編程和編程校驗接收一些控制信號 。 P2 口 :P2 口是一個內(nèi)部提供上拉電阻的 8 位雙向 I/0 口， P2 口緩沖器可驅(qū)動4 個 TTLi7，當(dāng) P2 口被寫 ’1’時，其管腳被內(nèi)部上拉電阻拉高，作為輸入。作為外部地址 /數(shù) 據(jù)總線使用時，用于傳送 8 位數(shù)據(jù)和低 8 位地址。采用 ATN 工EL 高密度非易失存儲器制造技術(shù)制造，與工業(yè)標(biāo)準(zhǔn)的 MCS51 指令集和輸出管腳相兼容。 CONTRL2 子模塊的主要特點是：電路的設(shè)計保證了只有 CONTRL2 被初始化后才能工作，否則 PUL 輸出始終為零。 (2) 將 GATE 的 CNL 端置高電平，表示開始脈沖寬度測量，這時 CNT2 的輸入信號為 FSD。 END IF。EVENT AND B0=39。139。139。 如果 CLR輸入低電平則 (2)輸出低電平 ELSIF A039。 PROCESS(A0, CLR) IS BEGIN IF CLR=39。 THEN (1)=39。039。 將 A0 的數(shù)據(jù)取反賦給 B0 C0=NOT F2。 否則 ENDD 輸出低電平 END IF。 東華理工大學(xué)畢業(yè)設(shè)計（論文） 硬件電路設(shè)計 14 IF S=3 THEN ENDD=39。139。 THEN F2=FIN。 BEGIN S(0)=(3)。 END ENTITY CONTRL2。 USE 。 h 0 3 39。 END PROCESS。EVENT AND CLK=39。 定義 CNT 的數(shù)據(jù)類型 BEGIN PROCESS(CLK, CLR) IS BEGIN IF CLR=39。 ENTITY CNT IS PORT(CLK, CLR: IN STD_LOGIC。 h 0 0 0 0 0 0 0 1 圖 37 計數(shù)部件 電路 原理圖 圖 32 中的計數(shù)器 CNT1/CNT2 是 32 位二進(jìn)制計數(shù)器，通過 DSEL 模塊的控制 單片機(jī)可分 4 次將其 32 位數(shù)據(jù)全部讀出。 (3) 預(yù)置門定時結(jié)束信號把 CONTRL的 START端置為低電平 (由單片機(jī)來完成 )，在被測信號的下一個脈沖的上沿到來時， CNT1 停止計數(shù)，同時關(guān)斷 CNT2對 fs 的計數(shù)。 (6) EEND()：等精度測頻計數(shù)結(jié)束狀態(tài)信號， EEND=0 時計數(shù)結(jié)束。 (3) ENDD()：脈寬計數(shù)結(jié)束狀態(tài)信號， ENDD=1 計數(shù)結(jié)束。 (3) BCLK 為測頻標(biāo)準(zhǔn)頻率 50 MHz 信號輸入端，由晶體振蕩源電路提供。 系統(tǒng)的基本工作方式如下 (1) P0 口是單片機(jī)與 FPGA 的數(shù)據(jù)傳送通信口， P1 口用于鍵盤掃描，實現(xiàn)各測試功能的轉(zhuǎn)換； P2 口為雙向控制口?？梢杂?5 個鍵執(zhí)行測試控制，一個是復(fù)位鍵，其余是命令鍵。安排單片機(jī)的 P0 口直接讀取測試數(shù)據(jù)， P2 口向 FPGA 發(fā)控制命令。 （ 2） 測頻電路。 CLK1,EEND, CLK2, CLRC: OUT STD_LOGIC)。 ARCHITECTURE ART OF DJDPLJ IS COMPONENT FIN IS 自校 /測試頻率選擇模塊 例化 PORT(CHKF, FIN, CHOIS: IN STD_LOGIC。 OO: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 USE 。因此，我們選擇單片機(jī)和CPLD/FPGA 的結(jié)合來實現(xiàn)。 EPM7128SLC8415 的 結(jié)構(gòu) 框圖 中邏 輯陣 列 塊 (LAB) 由 16 個宏 單 元(Macrocells)陣列組成，多個邏輯陣列塊通過可編程互連陣列 (PTA)互相連按 。它是在 ALTERA 公司的第二代 MAX 結(jié)構(gòu)基礎(chǔ)上，采用先進(jìn)的氧化物半導(dǎo)體 EEPROM 技術(shù)制造的。待測信號經(jīng)放大整形后輸入 CPLD/FPGA 的 TCLK。 P3 口為 LED 的串行顯示控制口。電路系統(tǒng)原理框圖如圖 21 所示，其中單片機(jī)完成整個測量電路的測試控制、數(shù)據(jù)處理和顯示輸出 。 (3) 對于脈寬測試功能，測試范圍為 μs～ 1 s，測試精度為 μs。(3)鍘量精度與預(yù)置門寬度和標(biāo)準(zhǔn)頻率有關(guān)，與被測信號的頻率無關(guān)，在預(yù)置門和常規(guī)側(cè)頻閘門時間相同而被側(cè)信號頻率同的情 況下 ，等精度測量法的測量精度不變。隨后而至的被測信號的上升沿將使兩個計數(shù)器同時關(guān)閉。標(biāo)準(zhǔn)頻率信號從 CNT1 的時鐘輸入端 CLK輸入，其頻率為 fs，經(jīng)整 形后的被測信號從 CNT2 的時鐘輸入端 CLR 輸入，設(shè)其實際頻率為 fx。首先被測信號 fx從輸入通道進(jìn)入閘門 A，標(biāo)準(zhǔn)信號 f0通過時基選擇進(jìn)入閘門 B，被測信號在同步邏輯控制電路的作用下，產(chǎn)生一個與被測信號同步的閘門信號。 脈 沖 形 成 電 路 閘 門 電 路 計 數(shù) 譯 碼 器門 控 電 路時 基 信 號 發(fā) 生 器圖 1 1 傳 統(tǒng) 測 頻 原 理 框 圖 當(dāng)方波預(yù)置門控信號由 低變?yōu)楦唠娖綍r，經(jīng)整形后的被測信號上升一沿啟動 D觸發(fā)器，由 D 觸發(fā)器的 R 端同時啟動可控計數(shù)器 CNT1 和 CNT2 同時計數(shù)，當(dāng)預(yù)置門為低電平時，隨后而至的被測信號使可控計數(shù)器同時關(guān)閉。該數(shù)字頻率計的設(shè)計及實現(xiàn)也具有良好的應(yīng)用價值和推廣前景。等精度數(shù)字頻率計就是為滿足以上要求應(yīng)運(yùn)而生的高科技產(chǎn)物。以往的測頻儀都是在低頻段利用測周的方法、高頻段用測頻 的方法，其精度往往會隨著被測頻率的下降而下降。 等精度頻率測量法融合以上兩種方法的優(yōu)點，可兼顧低頻與高頻信號 。 monolithic integrated circuit。在 Quartus II 平臺上，用 VHDL 語言編程完成了 CPLD 的軟件設(shè)計、編譯、調(diào)試、仿真和下載。運(yùn) 用等精度測量原理，結(jié)合單片機(jī)技術(shù)設(shè)計了一種數(shù)字頻率計，由于采用了屏蔽驅(qū)動電路及數(shù)字均值濾波等技術(shù)措施，因而能在較寬定的頻率范圍和幅度范圍內(nèi)對頻率，周期，脈寬，占空比等參數(shù)進(jìn)行測量，并可通過調(diào)整閘門時間預(yù)置測量精度。 畢 業(yè) 設(shè) 計（論 文） 題目： 等精度數(shù)字頻率計 的設(shè)計 Title: Equal Precision Frequency Meter Plan 姓 名 ： 梁 森 專 業(yè) ： 電子信息工程 學(xué) 號 ： 07061234 指導(dǎo)教師 ： 陳 堅 二 零 一 一 年 六 月東華理工大學(xué)畢業(yè)設(shè)計（論文） 摘要 I 摘 要 頻率檢測是電子測量領(lǐng)域的最基本也是最重要的測量 之一。 基于傳統(tǒng)測頻原理的頻率計的測量精度將隨著被測信號頻率的下降而降 低，在實用中有很大的局限性，而等精度頻率計不但有 較 高的測量精度，而且在整個測頻區(qū)域內(nèi)保持恒定的測試精度。 設(shè)計中用一塊復(fù)雜可編程邏輯器件 CPLD(Complex Programmable Logic Device)芯片 EPM7128SLC8415 完成各種時序邏輯控制、計數(shù)功能。 關(guān)鍵詞 等精度測量 ； 單片機(jī) ； 頻率計 ； 閘門時間 東華理工大學(xué)畢業(yè)設(shè)計（論文） ABSTRACT II ABSTRACT In the field of electronic measurement, the frequency checking is one of mostfundamental and critically important measuring methods. Because frequency signal, whichis easily transported, has strong resistance to the disturbance and can be measured withhigh precision, research on the method by measuring frequency have more and moresignificance in the real application. Along with is measured based on the traditional frequency measurement principle frequency meter measuring accuracy the signalling frequency the drop but to reduce, in is practical has the very big limitation, but and so on the precision frequency meter not only has teaches the high measuring accuracy, moreover maintains the constant test precision in the entire frequency measurement region. Using and so on the precision survey principle, unified the monolithic integrated circuit technical design one kind of numeral frequency meter, because has used the shield actuation electric circuit and technical measure and so on digital average value filter, thus could in pared in the frequency range and the scope scope which the width decided to the frequency, the cycle, the pulse width, occupied parameter and so on spatial ratio carries on the survey, and might through the adjustment strobe time initialization measuring accuracy. Selection this kind of synthesis measured the mensuration took the digital frequency meter the survey algorithm, proposed based on the CPLD digital frequency meter design proposal. Has produced this design proposal actual survey effect, proved this design proposal is practical and feasible, can achi