【文章內(nèi)容簡(jiǎn)介】 論文是旨在借助FPGA軟件開發(fā)平臺(tái)，研究OFDM系統(tǒng)設(shè)計(jì)，并對(duì)其關(guān)鍵模塊FFT/IFFT進(jìn)行仿真設(shè)計(jì)，并驗(yàn)證系統(tǒng)的實(shí)現(xiàn)。論文主要結(jié)構(gòu)安排如下：①?gòu)腅DA技術(shù)出發(fā)，介紹了電子技術(shù)發(fā)展與FPGA的概述，并對(duì)硬件描述語(yǔ)言（Verilog HDL）進(jìn)行簡(jiǎn)要介紹；②FPGA軟硬件開發(fā)平臺(tái)介紹；③OFDM系統(tǒng)描述及仿真設(shè)計(jì)，論述從FPGA實(shí)現(xiàn)OFDM的可行性及方法；④本次設(shè)計(jì)的結(jié)論和展望。2 FPGA描述與HDL語(yǔ)言 引言在近年來(lái)，隨著微電子學(xué)和計(jì)算機(jī)科學(xué)的迅速發(fā)展，給EDA（從電子設(shè)計(jì)自動(dòng)化)行業(yè)帶來(lái)了巨大的變化。特別是進(jìn)入20世紀(jì)90年代后，電子系統(tǒng)己經(jīng)從電路板級(jí)系統(tǒng)集成發(fā)展成為包括ASIC、FPGA和嵌入系統(tǒng)的多種模式?？梢哉f(shuō)EDA產(chǎn)業(yè)已經(jīng)成為電子信息類產(chǎn)品的支柱產(chǎn)業(yè)。EDA能蓬勃發(fā)展的關(guān)鍵技術(shù)之一就是采用了硬件描述語(yǔ)言(HDL)描述電路系統(tǒng)，這也是計(jì)算機(jī)應(yīng)用的一次重大突破，硬件描述語(yǔ)言的出現(xiàn)使電子系統(tǒng)的設(shè)計(jì)可以象編C程序一樣簡(jiǎn)單易學(xué)，從而讓軟件工程人員很容易了解硬件的設(shè)計(jì)。對(duì)于FPGA開發(fā)而言，比較流行的HDL主要有Verilog HDL、VHDL、ABEL—HDL和AHDL等，其中VHDL和Verilog HDL因適合標(biāo)準(zhǔn)化的發(fā)展方向而最終成為IEEE標(biāo)準(zhǔn)。但與VHDL相比Verliog HDL有個(gè)最大的優(yōu)點(diǎn)是:它是一種非常容易掌握的硬件描述語(yǔ)言，只要有C語(yǔ)言的編程基礎(chǔ)，一般經(jīng)過(guò)2到3個(gè)月的認(rèn)真學(xué)習(xí)和實(shí)際操作就能掌握這種設(shè)計(jì)技術(shù)。并且完成同一功能它的程序條數(shù)一般僅為VHDL的1/3。當(dāng)今社會(huì)是數(shù)字化的社會(huì)，是數(shù)字集成電路廣泛應(yīng)用的社會(huì)。數(shù)字集成電路本身在不斷地進(jìn)行更新?lián)Q代。它由早期的電子管、晶體管、小中規(guī)模集成電路、發(fā)展到超大規(guī)模集成電路(VLSIC，幾萬(wàn)門以上)以及許多具有特定功能的專用集成電路。但是，隨著微電子技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來(lái)獨(dú)立承擔(dān)。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路(ASIC)芯片，而且希望ASIC的設(shè)計(jì)周期盡可能短，最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的ASIC芯片，并且立即投入實(shí)際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場(chǎng)可編程邏輯器件(FPLD)，其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場(chǎng)可編程門陣列(FPGA)和復(fù)雜可編程邏輯器件(CPLD)。自1985年Xilinx公司推出第一片現(xiàn)場(chǎng)可編程邏輯器件(FPGA)至今，F(xiàn)PGA已經(jīng)歷了十幾年的發(fā)展歷史。在這十幾年的發(fā)展過(guò)程中，以FPGA為代表的數(shù)字系統(tǒng)現(xiàn)場(chǎng)集成技術(shù)取得了驚人的發(fā)展:現(xiàn)場(chǎng)可編程邏輯器件從最初的1200個(gè)可利用門，發(fā)展到90年代的25萬(wàn)個(gè)可利用門，乃至當(dāng)新世紀(jì)來(lái)臨之即，國(guó)際上現(xiàn)場(chǎng)可編程邏輯器件的著名廠商Altera公司、Xilinx公司又陸續(xù)推出了數(shù)百萬(wàn)門的單片F(xiàn)PGA芯片，將現(xiàn)場(chǎng)可編程器件的集成度提高到一個(gè)新的水平?？v觀現(xiàn)場(chǎng)可編程邏輯器件的發(fā)展歷史，其之所以具有巨大的市場(chǎng)吸引力，根本在于:FPGA不僅可以解決電子系統(tǒng)小型化、低功耗、高可靠性等問(wèn)題，而且其開發(fā)周期短、開發(fā)軟件投入少、芯片價(jià)格不斷降低，促使FPGA越來(lái)越多地取代了ASIC的市場(chǎng)，特別是對(duì)小批量、多品種的產(chǎn)品需求，使FPGA成為首選。目前，F(xiàn)PGA的主要發(fā)展動(dòng)向是:隨著大規(guī)?，F(xiàn)場(chǎng)可編程邏輯器件的發(fā)展，系統(tǒng)設(shè)計(jì)進(jìn)入“片上可編程系統(tǒng)”(SOPC)的新紀(jì)元。芯片朝著高密度、低壓、低功耗方向挺進(jìn)。國(guó)際各大公司都在積極擴(kuò)充其IP庫(kù)，以優(yōu)化的資源更好的滿足用戶的需求，擴(kuò)大市場(chǎng)。特別是引人注目的所謂FPGA動(dòng)態(tài)可重構(gòu)技術(shù)的開拓，將推動(dòng)數(shù)字系統(tǒng)設(shè)計(jì)觀念的巨大轉(zhuǎn)變。 FPGA的結(jié)構(gòu)特征FPGA器件從結(jié)構(gòu)上而言，其核心部分是邏輯單元陣列(LCA，Logic Cell Array)，LCA是由內(nèi)部邏輯塊矩陣及周圍的輸人/輸出模塊IOB(Input/Output Block)組成，而其內(nèi)部連線—可編程內(nèi)部互連資源PI(Programmable Interconnection)則占據(jù)邏輯塊的行列之間，以及邏輯塊與I/O塊之間的通道。LCA的可編程邏輯塊CLB(Configurable Logic Block)和IOB的功能及其互連，是由存儲(chǔ)器(如PROM,EPROM等)中的配置程序來(lái)控制的。[7]綜上所述，以Xilinx公司FPGA為例，基本結(jié)構(gòu)主要由以下幾個(gè)部分構(gòu)成，如圖21所示：①編程邏輯功能模塊CLB；②編程輸入輸出模塊IOB；③編程內(nèi)部互連資源PI。圖21 FPGA的內(nèi)部結(jié)構(gòu)隨著工藝的進(jìn)步和應(yīng)用系統(tǒng)需求，一般在FPGA中還包含以下可選資源:①存儲(chǔ)器資源（Block RAM和Select RAM）；②數(shù)字時(shí)鐘管理單元(分頻/倍頻、數(shù)字延遲)；③I/O多電平標(biāo)準(zhǔn)兼容(Seleet I/O)；④算數(shù)運(yùn)算單元(乘法器、加法器)；⑤特殊功能模塊(MAC等硬IP核)；⑥微處理器（Power PC等硬處理器）。 可編程邏輯塊CLBFPGA器件的主體部分是由相同的可編程邏輯模塊CLB構(gòu)成的矩陣，每個(gè)CLB含有可編程的組合邏輯和寄存器，寄存器可由組合邏輯或直接由CLB的輸出裝入信息，寄存器的輸出也可直接驅(qū)動(dòng)組合邏輯。IOB和PI同樣可以編程設(shè)計(jì)。圖22所示是可編程邏輯塊(CLB)的基本結(jié)構(gòu)原理圖。圖22 可編程邏輯模塊（CLB）的基本結(jié)構(gòu)原理圖由圖可以看出CLB的幾個(gè)基本特點(diǎn)。其一，較多的獨(dú)立的輸人/輸出以及靈活、對(duì)稱的結(jié)構(gòu)。使得CLB組合邏輯能力很強(qiáng)，邏輯設(shè)計(jì)非常靈活。CLB的兩個(gè)四輸入組合邏輯發(fā)生器F、G(輸人為F1~F4，G1~G4)，可以獨(dú)立提供由其4個(gè)輸入口隨意定義的布爾函數(shù)，而第三個(gè)組合邏輯發(fā)生器H可以實(shí)現(xiàn)九變量的邏輯功能，用于諸如奇偶校驗(yàn)或兩個(gè)四輸入器件的擴(kuò)展密度的比較。并且，由三個(gè)組合邏輯發(fā)生器形成的組合邏輯信號(hào)的輸出，可以通過(guò)由配置程序定義的多路轉(zhuǎn)換器，使F或H的輸出和X輸出相連，G或H的輸出和Y輸出相連，從而使一個(gè)CLB可以用來(lái)實(shí)現(xiàn)多達(dá)四個(gè)變量的兩個(gè)任意和獨(dú)立的邏輯函數(shù)功能，或者四個(gè)變量的一個(gè)任意邏輯函數(shù)和五個(gè)變量的部分確定的邏輯函數(shù)組合，或者多達(dá)九個(gè)變量的部分確定的邏輯函數(shù)功能。更為有意義的，Xilinx的FPGA結(jié)構(gòu)有兩個(gè)方面的創(chuàng)新概念，其一是所謂的LCA(Logic Cell Array，邏輯單元陳列)結(jié)構(gòu)。正是由于這個(gè)LCA分布結(jié)構(gòu)，使之具有門陣列和可編程邏輯器件的雙重特征。LCA像一個(gè)門陣列，通過(guò)內(nèi)部的可編程布線通道的內(nèi)部互連網(wǎng)絡(luò)，把可編程邏輯塊CLB按設(shè)計(jì)要求連接在一起以綜合陣列中的邏輯功能。其次，另一個(gè)創(chuàng)新的概念在于，其芯片的邏輯功能的配置基于內(nèi)部陣列分布的SRAM原理。即通過(guò)對(duì)分布的SRAM的不同的加電配置，來(lái)決定各個(gè)部分的邏輯定義，允許LCA靠簡(jiǎn)單的加載新的數(shù)據(jù)進(jìn)行配置SRAM單元，從而實(shí)現(xiàn)芯片的新的邏輯配置。也就是說(shuō)，加載不同的配置數(shù)據(jù)，芯片可以不斷更新且反復(fù)使用。對(duì)于FPGA器件編程實(shí)現(xiàn)，實(shí)際上就是由加載于SRAM上的配置數(shù)據(jù)決定和控制各個(gè)CLB、IOB及內(nèi)部連線PI的邏輯功能和它們之間的相互連接關(guān)系。通常這個(gè)規(guī)劃格式的數(shù)據(jù)可存放于外附的PROM或EPROM中，在系統(tǒng)開機(jī)或需要時(shí)自動(dòng)載人FPGA中的SRAM，或者直接由微處理器控制當(dāng)成系統(tǒng)的起始動(dòng)作來(lái)處理。Xi1inx各系列FPGA，其LCA的配置均是由點(diǎn)陣分布于芯片的存儲(chǔ)單元——SRAM來(lái)實(shí)現(xiàn)的，通常由開發(fā)工具軟件產(chǎn)生配置LCA的數(shù)據(jù)文件，通過(guò)其數(shù)據(jù)配置接口，采用一定的設(shè)置模式，加載于SRAM中。配置存儲(chǔ)器是一種靜態(tài)存儲(chǔ)器(Static RAM)，具有高度的可靠性、抗噪聲能力和綜合可測(cè)性能。由于SRAM的結(jié)構(gòu)原理上的一些特點(diǎn)，使之可以不受電源劇烈變化或粒子輻射的影響。在可靠性實(shí)驗(yàn)中，即使存在很高劑量的輻射也沒(méi)有產(chǎn)生過(guò)軟錯(cuò)誤。分布于LCA的四周的輸入輸出模塊，可以靈活編程，實(shí)現(xiàn)其不同的邏輯功能，滿足于同邏輯接口的需要，是Xilinx FPGA的又一大特征。 輸入/輸出模塊IOB用戶可編程的IOB為芯片外部引腳和內(nèi)部邏輯提供了一個(gè)界面，每個(gè)IOB控制一個(gè)外部引腳，并將引腳定義為輸入、輸出或雙向傳輸三種功能，基本結(jié)構(gòu)如圖23所示。圖23 IOB模塊內(nèi)部結(jié)構(gòu)當(dāng)IOB被定義為輸入時(shí):輸入信號(hào)經(jīng)Pad進(jìn)入輸入緩沖器，并根據(jù)用戶編程要求，既可以直接輸入，亦可以通過(guò)D觸發(fā)器或電平觸發(fā)鎖存器輸入，而此時(shí)亦可由配置選擇到達(dá)觸發(fā)器或鎖存器的信號(hào)是否需要延時(shí)，以補(bǔ)償時(shí)鐘信號(hào)的延遲。最后，輸入信號(hào)可由I1和I2兩條路徑進(jìn)入內(nèi)部邏輯陣列。當(dāng)IOB被定義為輸出時(shí)，輸出信號(hào)可以通過(guò)配置選擇是直接傳輸?shù)絇ad,或通過(guò)邊沿觸發(fā)D觸發(fā)器暫存后傳輸?？梢赃x擇用使能信號(hào)(T)來(lái)使輸出緩沖器是否為高阻態(tài)，以實(shí)現(xiàn)三態(tài)輸出或雙向刀I/O傳輸。同時(shí)，通過(guò)用戶配置的選擇，可使輸出信號(hào)(OUT)和使能信號(hào)(T)反相。 可編程互連資源PI可編程互連資源包括各種長(zhǎng)度的金屬連線線段和一些可編程連接開關(guān)，它們將各個(gè)CLB之間和CLB與IOB之間互相連接起來(lái)，構(gòu)成各種復(fù)雜功能的系統(tǒng)。 FPGA開發(fā)流程一般FPGA的開發(fā)大體有如下幾個(gè)步驟：設(shè)計(jì)輸入、功能仿真、代碼綜合、實(shí)現(xiàn)和下載[8]，如圖24所示。圖24 FPGA開發(fā)流程其中最重要的顯然是設(shè)計(jì)部分，因?yàn)楫a(chǎn)品的功能就是在設(shè)計(jì)上體現(xiàn)出來(lái)的。而仿真主要針對(duì)設(shè)計(jì)，采用EDA工具進(jìn)行波形仿真，只有波形仿真通過(guò)才能說(shuō)明設(shè)計(jì)的正確性與合理性；綜合主要是將用HDL語(yǔ)言所作的硬件描述對(duì)應(yīng)到FPGA芯片上的單位邏輯電路上；實(shí)現(xiàn)是將綜合后生成的邏輯網(wǎng)表與具體的FPGA相適配。最終生成的位流文件通過(guò)某種下載途徑下載到FPGA中。 Verilog HDL語(yǔ)言簡(jiǎn)介 HDL語(yǔ)言概述硬件描述語(yǔ)言HDL是一種用形式化方法描述數(shù)字電路和系統(tǒng)的語(yǔ)言。利用這種語(yǔ)言，數(shù)字電路系統(tǒng)的設(shè)計(jì)可以從上層到下層(從抽象到具體)逐層描述自己的設(shè)計(jì)思想，用一系列分層次的模塊來(lái)表示極其復(fù)雜的數(shù)字系統(tǒng)。然后，利用電子設(shè)計(jì)自動(dòng)化(EDA)工具，逐層進(jìn)行仿真驗(yàn)證，再把其中需要變?yōu)閷?shí)際電路的模塊組合，經(jīng)過(guò)自動(dòng)綜合工具轉(zhuǎn)換到門級(jí)電路網(wǎng)表。接下去，再用專用集成電路ASIC或現(xiàn)場(chǎng)可編程門陣列FPGA自動(dòng)布局布線工具，把網(wǎng)表轉(zhuǎn)換為要實(shí)現(xiàn)的具體電路布線結(jié)構(gòu)。目前，這種高層次(highloveldesign)的方法已被廣泛采用。據(jù)統(tǒng)計(jì)，目前在美國(guó)硅谷約有90%以上的ASIC和FPGA采用硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)。硬件描述語(yǔ)言HDL的發(fā)展至今已有20多年的歷史，并成功地應(yīng)用于設(shè)計(jì)的各個(gè)階段:建模、仿真、驗(yàn)證和綜合等。到20世紀(jì)80年代，己出現(xiàn)了上百種硬件描述語(yǔ)言，對(duì)設(shè)計(jì)自動(dòng)化曾起到了極大的促進(jìn)和推動(dòng)作用。但是，這些語(yǔ)言一般各自面向特定的設(shè)計(jì)領(lǐng)域和層次，而且眾多的語(yǔ)言使用戶無(wú)所適從。因此，急需一種面向設(shè)計(jì)的多領(lǐng)域、多層次并得到普遍認(rèn)同的標(biāo)準(zhǔn)硬件描述語(yǔ)言。20世紀(jì)80年代后期，VHDL和VerilogHDL語(yǔ)言適應(yīng)了這種趨勢(shì)的要求，先后成為IEEE標(biāo)準(zhǔn)。 Verilog HDL語(yǔ)言的特點(diǎn)Verilog HDL是一種硬件描述語(yǔ)言，用于從算法級(jí)、門級(jí)到開關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模[9]。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡(jiǎn)單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建模。Verilog HDL語(yǔ)言具有下述描述能力:設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。所有這些都使用同一種建模語(yǔ)言。此外，Verilog HDL語(yǔ)言提供了編程語(yǔ)言接口，通過(guò)該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪問(wèn)設(shè)計(jì)，包括模擬的具體控制和運(yùn)行。Verilog HDL語(yǔ)言不僅定義了語(yǔ)法，而且對(duì)每個(gè)語(yǔ)法結(jié)構(gòu)都定義了清晰的模擬、仿真語(yǔ)義。因此，用這種語(yǔ)言編寫的模型能夠使用Verilog仿真器進(jìn)行驗(yàn)證。語(yǔ)言從C編程語(yǔ)言中繼承了多種操作符和結(jié)構(gòu)。Verilog HDL提供了擴(kuò)展的建模能力，其中許多擴(kuò)展最初很難理解。但是，Verilog HDL語(yǔ)言的核心子集非常易于學(xué)習(xí)和使用，這對(duì)大多數(shù)建模應(yīng)用來(lái)說(shuō)已經(jīng)足夠。當(dāng)然完整的硬件描述語(yǔ)言足以對(duì)從最復(fù)雜的芯片到完整的電子系統(tǒng)進(jìn)行描述。下面列出的是Verilog硬件描述語(yǔ)言的主要能力：①可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)；②用延遲表示式或事件表達(dá)式來(lái)明確地控制過(guò)程的啟動(dòng)時(shí)間；③通過(guò)命名事件觸發(fā)其他過(guò)程里的激活行為或停止行為；④提供了條件和循環(huán)等程序結(jié)構(gòu)；⑤提供了可帶參數(shù)且非零延續(xù)時(shí)間的任務(wù)程序結(jié)構(gòu)；⑥提供了可定義新的操作符的函數(shù)結(jié)構(gòu)；⑦提供了用于建立表達(dá)式的算術(shù)運(yùn)算符、邏輯運(yùn)算符和位運(yùn)算符；⑧提供了一套完整的表示組合邏輯基本元件的原語(yǔ)；⑨提供了雙向通路和電阻器件的描述；⑩可建立MOS器件的電荷分享和衰減模型，可以通過(guò)構(gòu)造性語(yǔ)句精確地建立信號(hào)模型。 Verilog HDL設(shè)計(jì)法的優(yōu)點(diǎn)早在1983年，Verilog HDL語(yǔ)言就被提出，具有廣泛的設(shè)計(jì)群體，成熟的資源，更為關(guān)鍵的是其語(yǔ)言從C語(yǔ)言衍生出來(lái)的，所以比較容易掌握，不像VHDL語(yǔ)言，比較晦澀難懂。[10]由于Verilog HDL的標(biāo)準(zhǔn)化，可以很容易地把完成的設(shè)計(jì)移植到不同廠家的不同芯片中去，并在不同規(guī)模應(yīng)用時(shí)可以較容易地作修改。這不僅是因?yàn)橛肰erilog HDL所完成地設(shè)計(jì)，它的信號(hào)位數(shù)是很容易改變的，可以很容易地對(duì)它進(jìn)行修改，來(lái)適應(yīng)不同規(guī)模的應(yīng)用。在仿真驗(yàn)證時(shí)，仿真測(cè)試矢量還可以用同一種描述語(yǔ)言來(lái)完成，而且還因?yàn)椴捎肰erilog HDL綜合器生成的一種標(biāo)準(zhǔn)的電子設(shè)計(jì)互換格式(EDIF)文件，獨(dú)立于所采用的實(shí)現(xiàn)工藝。有關(guān)工藝參數(shù)的描述可以通過(guò)Verilog HDL提供的屬性包括進(jìn)去，然后利用不同廠家的布局布線工具，在不同工藝的芯片上時(shí)序。采用Verilog HDL輸入法最大的優(yōu)點(diǎn)時(shí)其與工藝無(wú)關(guān)性。這使得工程師在功能設(shè)計(jì)、邏輯驗(yàn)證階段，可以不必過(guò)多考慮門級(jí)及工藝實(shí)現(xiàn)的具體細(xì)節(jié)，只需要利用系統(tǒng)設(shè)計(jì)時(shí)對(duì)芯片的要求，施加不同的約束條件，即可設(shè)計(jì)出實(shí)際電路。實(shí)際上這是利用了計(jì)算機(jī)的巨大能力并在EDA工具的幫助下，把邏輯驗(yàn)證與具體工藝庫(kù)匹配、布線及時(shí)延計(jì)算分成不同的階段來(lái)實(shí)現(xiàn)，從而減輕了人們的煩瑣勞動(dòng)。3 軟硬件開發(fā)平臺(tái)介紹 ISE簡(jiǎn)介Xilinx作為當(dāng)今世界上最大的FPGA生產(chǎn)商之一，長(zhǎng)期一來(lái)