【正文】 點的共軛偶對稱序列，其2N點的DFT即為實數(shù)。另外，如果上變頻調制的輸入既有I又有Q通道的話，則不僅可以傳實部(I通道)，還可以傳虛部(Q通道)。由于將a(n)改為a(n)或將b(n)改為b(n)不影響信息的攜帶，又由于OFDM作為MCM的一種被視為一種頻域技術，則圖31所示的虛線框內部分，也可用IDFT來實現(xiàn)。使用IDFT的輸出為:X’(m）= Re m=0,1,2,……，N1 （44）經(jīng)D/A變換后得：X’（t） （45）與（41）相比，X’(t)與X(t)的差異僅在于幅度以及b(n)的符號，因而不會影響信息的傳輸。由于DFT/IDFT有快速算法FFT/IFFT,如果N2m,可補零，從而圖41中的虛線框中部分也可用IFFT實現(xiàn)，圖42接收框內部分可用FFT實現(xiàn)。這種方法更為常用。 ISE中IP Core實現(xiàn)FFT/IFFT變換 FFT IP Core介紹本系統(tǒng)使用的FFT Core是Fast Fourier Transform 。FFT CORE提供了4種工作模式①Pipelined Streaming I/O，允許連續(xù)數(shù)據(jù)處理。②Radix4 Burst I/O,基4突發(fā)模式，提供了load/unload處理過程。③Radix2 Burst I/O,基2突發(fā)模式，提供了load/unload處理過程。④Radix2 Lite Burst I/O,基2低耗模式，使用較少的邏輯資源，同時也是load/unload處理過程[12]。本系統(tǒng)使用基4突發(fā)工作模式。表41描述了Core的輸入輸出端口：表41 FFT Core輸入輸出端口端口名稱端口寬度輸入輸出描述xn_reb輸入輸入數(shù)據(jù)總線：數(shù)據(jù)實部xn_imb輸入輸入數(shù)據(jù)總線：數(shù)據(jù)虛部start1輸入FFT開始信號（高電平有效）unload1輸入數(shù)據(jù)輸出控制（高電平有效）用于突發(fā)模式下，連續(xù)模式不是必要NFFT5輸入FFT的變換點數(shù)NFFT_WE1輸入FFT運算點數(shù)寫入使能（高電平有效）fwd_inv1輸入fwd_inv=1為FFT，fwd_inv=0為IFFTfwd_inv_we1輸入fwd_inv寫入使能（高電平有效）cp_len8輸入循環(huán)前綴的長度cp_len_we1輸入循環(huán)前綴長度寫入使能scale_sch2*ceil()輸入輸出符號能量控制scale_sch_we1輸入scale_sch寫入使能（高電平有效）sclr1輸入系統(tǒng)重置（高電平有效，可選端口）CE1輸入時鐘有效（高電平有效，可選端口）clk1輸入時鐘信號xk_reb輸出輸出數(shù)據(jù)實部xk_imb輸出輸出數(shù)據(jù)虛部xn_indexLog2(點數(shù)）輸出輸入數(shù)據(jù)索引xk_indexLog2(點數(shù)）輸出輸出數(shù)據(jù)索引rfd1輸出數(shù)據(jù)載入時為高電平busy1輸出FFT運算時為高電平dv1輸出數(shù)據(jù)輸出時為高電平edone1輸出當done有效前一個時鐘為高電平done1輸出FFT變換計算結束前一個時鐘為高電平cpv1輸出前綴輸出時為高電平（僅當選用前綴時有效) FFT Core的調用在ISE中調用256點FFT，采用基4的突發(fā)I/O算法，選用縮放功能，并采用順序輸出，插入循環(huán)前綴，實例化IP Core后。在設計中新建Verilog源文件，,添加下列代碼來調用生成的FFT模塊IP Core，以下為FFT IP Core調用部分程序（具體程序見附錄）[13]。fftv1 fft1( .fwd_inv_we(fwd_inv_we), .rfd(rfd), .start(start), .fwd_inv(fwd_inv), .dv(dv), .done(done), .clk(clk), .busy(busy), .edone(edone), .xn_re(xn_re), .xk_im(xk_im), .xn_index(xn_index), .xk_re(xk_re), .xn_im(xn_im), .xk_index(xk_index), .unload(unload),.cp_len(cp_len),.cp_len_we(cp_len_we), .scale_sch(scale_sch),.scale_sch_we(scale_sch_we) )。 FFT Core調用仿真在工程中添加HDL測試文件，詳見附錄，以下為添加激勵源的部分程序。 // Add stimulus here always 5 clk=!clk。 always @(posedge clk)begin xn_re=xn_re+1。 xn_im=xn_im+1。 end…在ISE Simulator中得到仿真結果如下圖44 FFT的IP Core仿真波形 FPGA設計的綜合本次實驗中采用了Xilinx公司的XST作為系統(tǒng)的綜合工具，將行為級描述的電路轉化到門級網(wǎng)表。(a) (b)(c)圖45 經(jīng)過綜合后的RTL級結構圖 FPGA設計的實現(xiàn)實現(xiàn)（Implement）主要分為3個步驟，即翻譯（Translate）邏輯網(wǎng)表、映射（Map）到器件單元以及布局布線（Place amp。 Route）。翻譯的作用是將綜合輸出的邏輯網(wǎng)表翻譯為Xilinx特定器件的底層結構和硬件原語。映射的主要作用是將設計映射到具體型號的器件上（LUT、FF、Carry等）。布局布線步驟調用Xilinx布局布線器，根據(jù)用戶約束和物理約束，對設計模塊進行實際的布局，并根據(jù)設計連接，對布局后的模塊進行布線，產生FPGA/CPLD配置文件。 配置FPGA器件選用JTAG模式，對FPGA器件進行配置。JTAG模式不需要額外的掉電非易失存儲器，因此通過其配置的比特文件在FPGA斷電后即消失，每次上電后都需要重新配置。由于JTAG模式易更改，配置效率高，是項目研發(fā)階段必不可少的配置模式。配置成功后，彈出如圖46配置成功的界面。圖46 FPGA配置成功指示界面頂層文件綜合后，得出系統(tǒng)占用片上資源情況如下圖47所示。圖47 主要片上資源占用情況 使用ChipScope Pro進行在系統(tǒng)調試本設計在XUP VIRTEXII PRO DEVELOPMENT SYSTEM上選用ChipScope Core Inserter和ChipScope Core Analyzer進行FFT IPCore的在系統(tǒng)調試。 工程綜合后，選擇Add New Source命令，并選擇ChipScope Definition and Connection File類型，并命名為mychipscope。雙擊文件進入ChipScope Core Inserter產生ILA核，并將產生的核插入綜合后的網(wǎng)表文件中。得到的網(wǎng)表連接提示界面如圖48所示。圖48 網(wǎng)表連接提示界面 信號分析ChipScope Core Analyzer直接與ICON、ILA等核交互，并允許用戶配置器件、選擇觸發(fā)條件、建立控制臺并通過PC顯示分析結果。本設計將使用ChipScope Core Analyzer觀察信號波形：首先將設計和ChipScope Pro核共同生成的配置文件下載到FPGA芯片中。然后通過設定不同的觸發(fā)條件捕獲波形，將其存儲在芯片的塊RAM上，通過JTAG鏈回讀到PC上觀察信號波形。①設置觸發(fā)條件采集數(shù)據(jù)，如圖49所示。圖49 觸發(fā)條件設置界面②開始采集數(shù)據(jù)，Analyzer分析結果整體示意圖如圖410所示，局部示意圖如圖411所示。圖410 Analyzer分析結果整體示意圖圖411 Analyzer分析結果局部示意圖 ③利用Listing列出數(shù)據(jù)，如圖412所示。圖412 Listing列出數(shù)據(jù) ④利用Bus Plot繪制輸出波形[14]，如圖413。圖413 Bus Plot輸出信號波形 System Generator與Simulink的仿真建模本設計將結合Matlab/Simulink和Xilinx Generator進行模型設計，其模型設計流程如圖511所示。圖414 基于MDL的設計流程圖通過使用System Generator，可以實現(xiàn)硬件描述語言的協(xié)同仿真、硬件的驗證及系統(tǒng)的在線調試[15]。 搭建系統(tǒng)模型在System Generator中搭建簡易OFDM系統(tǒng)模型，模型的思想是通過輸入數(shù)據(jù)先通過IFFT模塊，進行OFDM符號調制，然后通過AWGN信道，進入FFT模塊，進行OFDM符號解調，比較輸入輸出波形，即可驗證系統(tǒng)模型的正確性，同時可以得出系統(tǒng)的誤碼。 圖415 System Generator搭建OFDM系統(tǒng)模型 如下圖416為在SG中搭建的FFT模塊檢驗圖。圖416 FFT模塊檢驗圖示波器scope2和scope1分別得到波形如圖417（a)和417（b)。(a)(b)圖417 示波器波形圖5 總結與展望經(jīng)過一年的努力，本次設計任務已圓滿完成。在這次畢業(yè)設計中，我所完成的工作主要有以下幾項：首先，深入地學習了大規(guī)?？删幊碳呻娐稦PGA的知識，弄清楚了FPGA的物理特點、工作原理及其包含的硬件資源的數(shù)量和特點。確定了在進行電路設計時將要使用到的硬件資源類型。其次，認真地學習了FPGA的開發(fā)軟件的功能特點和具體的操作使用方法。研究了如何利用軟件來快速、有效地實現(xiàn)硬件電路設計的方法。再次，對支持系統(tǒng)級行為描述Verilog HDL語言的設計方法和設計思想有所了解并對Verilog HDL進行了學習和理解。最后，分析了OFDM收發(fā)系統(tǒng)的工作原理及其構成模塊的基本原理和實現(xiàn)，并在ISE軟件平臺中調用FFT 。Verilog HDL是一種硬件描述語言，它所描述的對象是具體的硬件電路，這就決定了它與普通的程序設計語言有著很大的不同。普通的程序設計語言一般是順序執(zhí)行的，而Verilog HDL語言則有并行執(zhí)行部分，這是由硬件電路的并行性決定的。作為描述硬件電路的一種設計語言，Verilog HDL必然要有相應的語句去描述硬件電路的并行。因而在編寫Verilog HDL語言程序時，就必須要考慮到這一點，否則若按普通的編程思路去編寫Verilog HDL語言程序，就會使代碼的效率降低，甚至不能實現(xiàn)預定的功能。編程時，思路中要有相應的電路概念，然后按照相應的電路編寫程序，這樣的程序系統(tǒng)易于綜合、優(yōu)化，最后綜合的電路結果也比較理想。隨著通信理論、信號處理技術、FPGA技術和計算機技術的不斷進步，人們生活水平的不斷提高和世界各國對無線接入網(wǎng)研發(fā)的人力與物力投資力度的增加，OFDM通信技術勢必進入一個嶄新的發(fā)展階段，越來越多的被應用于當今的通信領域，因而對OFDM技術的研究具有十分重大的意義。目前，初步實現(xiàn)了論文的預期目標，接下來的工作是進一步研究OFDM系統(tǒng)結構及相關技術，利用FPGA將一個完整OFDM調制解調系統(tǒng)的各個組成模塊集成到一個FPGA芯片上，以實現(xiàn)片上系統(tǒng)（SOC）設計，簡化系統(tǒng)的復雜度，提高系統(tǒng)的性能，完成OFDM系統(tǒng)設計，仿真與硬件調試，并結合相關軟件諸如Matlab進行系統(tǒng)性能測試比較。參考文獻[1] 卞荔，朱琦，基于IEEE OFDM系統(tǒng)的FPGA設計, 南京郵電大學學報（自然科學版），2008，28（4）：7581.[2] 仇潤鶴, 劉錦高, 劉佳，基于FPGA 的OFDM 系統(tǒng)設計與實現(xiàn)，電子技術應用，2007 年第6 期：9194.[3] , and ,Efficient Algorithms of FFT Butterfly for OFDM Systems,in 6th CAS Emerging Technologies:Mobile and Wireless Comm.,Shanghai China ,June 2004. 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