基于fpga的fsk調(diào)制解調(diào)設(shè)計畢業(yè)設(shè)計-資料下載頁
2024-11-29 11:07本頁面
【導(dǎo)讀】速度的優(yōu)點，因此已在現(xiàn)代通信系統(tǒng)設(shè)計中被越來越廣泛的應(yīng)用。建模和描述，從而大大簡化了硬件設(shè)計任務(wù)，提高了設(shè)計效率和可靠性。論文著重使用VHDL語言對2FSK的調(diào)制與解調(diào)進(jìn)行編程。+PLUSⅡ作為仿真平臺，對2FSK信號進(jìn)行了調(diào)制解調(diào)的仿真。法，解調(diào)方面用的相干解調(diào)進(jìn)行解調(diào)。原理，其中包括FSK的多種調(diào)制和解調(diào)，及功率譜密度的特點。第四章開頭介紹了+PLUSII這款。設(shè)計的非通用算法。資源連接這些邏輯功能模塊。不同廠家生產(chǎn)不同型號的FPGA都有各自的特色，
【正文】 1 xor a 0 or not a 0 or a 1 or a 2 。 end if。 end process。 y a 0 。 把 a 的最低位給 y end m_pn_arch。 附錄Ⅱ 分頻器 VHDL 程序： LIBRARY IEEE。 USE 。 USE 。 USE 。 ENTITY clkdiv IS PORT clk : IN STD_LOGIC。 時鐘信號 f16 : OUT STD_LOGIC。 16 分頻輸出端 f4 : OUT STD_LOGIC 。 4 分頻輸出端 END clkdiv。 ARCHITECTURE rtl OF clkdiv IS SIGNAL count1 : STD_LOGIC_VECTOR 3 DOWNTO 0 。 16 分頻計數(shù)器 SIGNAL count2 : STD_LOGIC_VECTOR 1 DOWNTO 0 。 4 分頻計數(shù)器 BEGIN PROCESS clk BEGIN IF clk39。event AND clk 39。139。 then IF count1 1111 then 4 位二進(jìn)制計數(shù)器 count1 OTHERS 39。039。 。 計數(shù)清零 ELSE count1 count1 + 1。 END IF 。 END IF 。 END PROCESS。 PROCESS clk BEGIN 占空比 1/16 IF clk39。event AND clk 39。139。 THEN IF count1 1111 THEN 滿足條件給 f16 賦值 f16 39。139。 。 ELSE f16 39。039。 。 END IF 。 END IF 。 END PROCESS。 PROCESS clk BEGIN IF clk39。event AND clk 39。139。 THEN IF count2 11 THEN 2 位二進(jìn)制計數(shù)器 count2 OTHERS 39。039。 。 計數(shù)清零 ELSE Count2 count2 +1。 END IF 。 END IF 。 END PROCESS。 PROCESS clk BEGIN 占空比 1/4 IF clk39。event AND clk 39。139。 THEN IF count2 11 THEN 滿足條件給 f4 賦值 f4 39。139。 。 ELSE f4 39。039。 。 END IF 。 END IF 。 END PROCESS。 END rtl。 附 錄Ⅲ 數(shù)據(jù)選擇器 VHDL 程序： LIBRARY IEEE。 USE 。 USE 。 USE 。 ENTITY choose IS PORT f16 : IN STD_LOGIC。 16 分頻輸入 f4 : in std_logic。 4 分頻輸入 Y : in std_logic。 輸入基帶信號 Z : buffer STD_LOGIC 。 輸出調(diào)制信號 END choose。 ARCHITECTURE choose_archi OF choose IS BEGIN process f16， f4， y begin library ieee。 use 。 LIBRARY IEEE。 USE 。 USE 。 USE 。 ENTITY FSK IS PORT start : IN STD_LOGIC。 輸入同步信號 z : IN STD_LOGIC。 輸入調(diào)制信號 y : OUT STD_LOGIC 。 輸出解調(diào)信號 END FSK。 ARCHITECTURE behav OF FSK IS SIGNAL ca: INTEGER RANGE 0 TO 5。 SIGNAL cb: INTEGER RANGE 0 TO 5。 BEGIN PROCESS start BEGIN IF start39。event and start 39。139。 THEN ca 0。 END IF。 END PROCESS。 PROCESS z BEGIN IF z39。event and z 39。139。 THEN ca ca + 1。 END IF。 END PROCESS。 PROCESS start BEGIN IF start39。event and start 39。039。 THEN cb ca。 END IF。 END PROCESS。 PROCESS cb 判斷 cb 值的大小 BEGIN CASE cb IS cb 決定 y 的賦值大小 WHEN 3 y 39。139。 WHEN 4 y 39。139。 WHEN 5 Y 39。139。 WHEN OTHERS y 39。039。 END CASE。 END PROCESS。 END behav。 I 1 概率為（ 1P） 0 概率為 P 0 概率為（ 1P） 1 概率為 P 輸出 輸入 f2 f1 fM 相加器 門電路 門電路 門電路 邏 輯 電 路 接 收 濾波器 抽樣判決器 檢波器 檢波器 檢波器 帶通 f1 帶通 f2 帶通 fm 邏輯電路 信道 串 /并 變換 25 （ 26） （ 27） （ 28） （ 29） 211 2FSK 輸出 二進(jìn)制數(shù)據(jù) 模擬調(diào)頻器 2FSK 輸出 載波 f1 載波 f2 二進(jìn)制數(shù)據(jù) 帶 通 濾波器 乘法器 低 通 濾波器 抽樣脈沖 輸出 輸入 帶 通 濾波器 乘法器 本地載波 f2 低 通 濾波器 抽 樣 判決器 本地載波 f1 帶 通 濾波器 抽樣脈沖 輸出 輸入 帶 通 濾波器 抽 樣 判決器 包 絡(luò) 檢波器 包 絡(luò) 檢波器 整 流 微 分 低 通 濾波器 限 幅 寬脈沖發(fā)生 異或門 模 n 計數(shù)器 F0/ 2 分頻器 F0/ 2N1 信號時鐘 異或 門 或 非 門 D Q CLK 或 門 D Q CLK D Q CLK 跳變輸出 時鐘信號 基帶碼元 異或門 D Q Clk （ 31） （ 32） （ 33） （ 34） ?? ?? y n h N―1 h N2 h 2 h 1 h n z1 z 1 z1 ?? ?? ?? ?? ?? ?? ?? ?? ?? x n 帶通濾波 FSK 整形 鑒頻 判決 輸出 start y f16 clk f4 y f16 z f4 start z y clk m M 序列產(chǎn)生器 分頻器 數(shù)據(jù)選擇器 解調(diào)器
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