【正文】 程編譯通過(guò)后，須對(duì)其功能和時(shí)序性能進(jìn)行仿真測(cè)試，以驗(yàn)證設(shè)計(jì)結(jié)果是否滿足設(shè)計(jì)要求。整個(gè)時(shí)序仿真測(cè)試流程一般有建立波形文件、輸入信號(hào)節(jié)點(diǎn)、設(shè)置波形參數(shù)、編輯輸入信號(hào)、波形文件存盤(pán)、運(yùn)行仿真器和分析方針波形等步驟。、2FSK調(diào)制器波形仿真圖5－1為調(diào)制器仿真波形，其中時(shí)鐘周期clk為1ms，載波f1周期為2ms，載波f2周期為12ms,碼元周期date為12ms。圖5－1 調(diào)制仿真波形 由上圖可以看出當(dāng)start由低電平跳轉(zhuǎn)為高電平后，實(shí)體開(kāi)始接收并處理基帶信號(hào)‘110’和載波信號(hào)f1與f2，并將其調(diào)制成2FSK已調(diào)信號(hào)，從端口FKS_mod輸出，輸出延遲一個(gè)時(shí)鐘周期。當(dāng)基帶信號(hào)date為‘1’時(shí)，調(diào)制器輸出的是低頻載波信號(hào)f2，當(dāng)基帶信號(hào)date為‘0’時(shí)，調(diào)制器輸出的是高頻載波信號(hào)f1。、2FSK解調(diào)器波形仿真圖5－2為解調(diào)器仿真波形，其中時(shí)鐘周期clk為1ms，解調(diào)出的碼元長(zhǎng)度demod為12ms。圖5－2 解調(diào)仿真波形由上圖可以看出當(dāng)start由低電平跳轉(zhuǎn)為高電平后，實(shí)體開(kāi)始接收并解調(diào)已調(diào)信號(hào)，當(dāng)收到的是低頻信號(hào)時(shí)，解調(diào)出的碼元為‘1’，既高電平，當(dāng)收到的是高頻信號(hào)時(shí)，解調(diào)出的碼元為‘0’，既低電平。圖5－3與圖5－4為解調(diào)器內(nèi)部數(shù)據(jù)，既12路的滑窗判決輸出，用于說(shuō)明解調(diào)器內(nèi)部數(shù)據(jù)的變化情況。其中時(shí)鐘周期clk為1ms，碼元長(zhǎng)度為12ms。圖5－3 12路滑窗判決輸出（情況1）圖5－4 12路滑窗判決輸出（情況2） 對(duì)比圖5－4及圖5－4可以看出，當(dāng)收到的已調(diào)信號(hào)不為連續(xù)的‘1010’時(shí)，12路的滑窗判決輸出與整合后的輸出端demod基本保持一致（除了延時(shí)）。當(dāng)收到的已調(diào)信號(hào)為連續(xù)的‘1010’時(shí)，由圖5－4可以看出，滑窗判輸出y9與滑窗判決輸出y10均發(fā)生異常，出現(xiàn)錯(cuò)解調(diào)的現(xiàn)象。如果信道中存在噪聲干擾，錯(cuò)解調(diào)情況則會(huì)更嚴(yán)重，這就是本設(shè)計(jì)要采用12路滑窗判決器解調(diào)的原因。、分頻器與信號(hào)發(fā)生器波形仿真、分頻器波形仿真圖5－5為解調(diào)器仿真波形，其中時(shí)鐘clk周期為1ms，載波f1周期為1ms，載波f2周期為12ms。圖5－5 分頻器輸出波形由上圖可以看出，時(shí)鐘信號(hào)clk被分頻為兩路輸出f1和f2，作為調(diào)制器的載波信號(hào)。、信號(hào)發(fā)生器波形仿真圖5－6為信號(hào)發(fā)生器仿真波形，其中時(shí)鐘clk周期為1ms，碼元長(zhǎng)度為12ms。圖5－6 信號(hào)發(fā)生器波形由上圖可以看出，碼元長(zhǎng)度與載波f2的周期相同，為12ms。固定輸出數(shù)據(jù)為‘110’。、本章小結(jié)Quartus II自帶的時(shí)序模擬器是一個(gè)功能十分強(qiáng)大的工具，其仿真結(jié)果與實(shí)際芯片內(nèi)部的工作情況幾乎完全吻合。所以，善于利用仿真工具能給你帶來(lái)很多便利。我們知道在編譯時(shí)，Quartus II的聯(lián)合編譯器會(huì)自動(dòng)找出設(shè)計(jì)者的語(yǔ)法錯(cuò)誤，但與實(shí)際設(shè)計(jì)目的不符的邏輯錯(cuò)誤是電腦無(wú)法自動(dòng)檢出的，這時(shí)候就要靠時(shí)序分析來(lái)找出。波形仿真器不僅能仿真出芯片引腳處的波形，還能將芯片內(nèi)部每一個(gè)變量的變化情況仿真出來(lái)。仿真波形前，需將起始時(shí)刻和結(jié)束時(shí)刻設(shè)置好，更重要的是根據(jù)實(shí)際編寫(xiě)情況，確定好輸入信號(hào)的先后邏輯順序，避免因?yàn)槭謩?dòng)設(shè)置輸入信號(hào)的誤差造成仿真出錯(cuò)。在這次設(shè)計(jì)中，我就曾用波形仿真器將解調(diào)器的變量及輸出從頭到尾核對(duì)了一次，并從中找到了不少VHDL語(yǔ)句編寫(xiě)上的錯(cuò)誤。例如：在編寫(xiě)滑窗計(jì)數(shù)器循環(huán)技術(shù)的代碼時(shí)候，一開(kāi)始我使用了多個(gè)elsif語(yǔ)句進(jìn)行嵌套，結(jié)果導(dǎo)致計(jì)數(shù)器從一個(gè)時(shí)鐘周期加1變成了每?jī)蓚€(gè)時(shí)鐘周期才加1，后改用獨(dú)立的if語(yǔ)句作為條件判斷后才把問(wèn)題解決了。此外我還發(fā)現(xiàn)，如果不把執(zhí)行語(yǔ)句都同步在時(shí)鐘周期下的話，仿真器會(huì)將各種復(fù)雜情況都考慮進(jìn)去，從而極大的延長(zhǎng)仿真運(yùn)算時(shí)間，也反映了芯片不在同步邏輯下執(zhí)行操作，會(huì)導(dǎo)致各種不確定性和工作的不穩(wěn)定。第六章 上機(jī)測(cè)試、程序下載當(dāng)程序編譯好并且波形仿真也準(zhǔn)確無(wú)誤后，就可以開(kāi)始下載測(cè)試了，下載前需將引腳設(shè)置好[3]。圖6－1為下載界面。圖6－1 下載由上圖可以看出，本次測(cè)試所使用的芯片是EP3C80F484，工程名為FSKPRJ，使用USB數(shù)據(jù)線進(jìn)行下載。本次測(cè)試并沒(méi)有將程序固化在芯片內(nèi)，故芯片斷電后程序會(huì)被清空。、波形測(cè)試當(dāng)程序正常加載到芯片上后就可以使用邏輯分析儀及頻譜分析儀進(jìn)行測(cè)試。圖6－2 測(cè)試用芯片 由上圖可以看出下載用的數(shù)據(jù)線及邏輯分析儀的探頭。圖6－3為使用邏輯分析儀實(shí)際測(cè)試結(jié)果，輸入共6路。其中第1路為時(shí)鐘信號(hào)，第2路為載波信號(hào)f1，第3路為載波信號(hào)f2，第4路為基帶數(shù)據(jù)信號(hào)date，第5路為已調(diào)信號(hào)fsk，第6路為解調(diào)信號(hào)demod。圖6－3 邏輯分析儀測(cè)試結(jié)果 由上圖看出，已調(diào)信號(hào)與基帶信號(hào)之間不存在延時(shí)，而解調(diào)信號(hào)與接收到的已調(diào)信號(hào)之間有較大的延時(shí)。由于此次設(shè)計(jì)并沒(méi)有將信號(hào)在實(shí)際信道中傳輸，因而信號(hào)沒(méi)有受到干擾。圖6－4為使用示波器對(duì)已調(diào)信號(hào)進(jìn)行觀察。圖6－4 已調(diào)信號(hào)波形由圖6－4可以看出基帶信號(hào)‘110’調(diào)制成2FSK信號(hào)后的波形，除了一點(diǎn)點(diǎn)的毛刺外，波形基本還是比較標(biāo)準(zhǔn)的方波信號(hào)，此信號(hào)從芯片引腳處直接獲得。經(jīng)過(guò)觀察，低頻部分頻率為400kHz，結(jié)果基本符合理論分頻效果。圖6－5為使用頻譜分析儀測(cè)出的已調(diào)信號(hào)頻譜。圖6－5 頻譜分析儀結(jié)果上圖為使用頻譜分析儀觀測(cè)到的2FKS已調(diào)信號(hào)頻譜。實(shí)際測(cè)試中心頻率偏向高頻的載波的原因主要是：芯片引腳輸出的是方波信號(hào)，含有豐富的諧波信號(hào)，諧波信號(hào)多次疊加后導(dǎo)致高頻部分的功率大幅提高，從而導(dǎo)致測(cè)試結(jié)果中心頻率偏向高頻載波部分。、本章小結(jié)通過(guò)使用示波器，頻譜分析儀等儀器觀察波形，讓我從硬件層面更加具體的認(rèn)識(shí)到2FSK的調(diào)制和解調(diào)。同時(shí)也讓我更加熟悉各種測(cè)試儀器的使用方法，這也是以后走上工作崗位所必須具備的基本技能。雖然本次設(shè)計(jì)并不涉及硬件電路，但通過(guò)實(shí)際測(cè)試觀察，讓我對(duì)通訊設(shè)備的硬件部分有了更具體的了解?？偨Y(jié) 經(jīng)過(guò)本次畢業(yè)設(shè)計(jì)，我不僅學(xué)到了很多新的知識(shí)，更重要的是提高了自己的動(dòng)手能力，是一次理論緊密結(jié)合實(shí)際的鍛煉。從一開(kāi)始的查找資料，到熟悉Quartus II軟件和VHDL語(yǔ)言的用法，最終設(shè)計(jì)并實(shí)現(xiàn)了2FSK調(diào)制解調(diào)系統(tǒng)，使我對(duì)工程設(shè)計(jì)有了更深刻的體會(huì)。最初，我對(duì)2FSK調(diào)制解調(diào)系統(tǒng)只有簡(jiǎn)單的概念，知道不同的頻率代表不同的信息，甚至對(duì)調(diào)制和解調(diào)的方法都只有模糊的認(rèn)識(shí)。但通過(guò)前期的資料收集和書(shū)籍的閱讀，讓我從原理上知道了2FSK調(diào)制解調(diào)的具體辦法，不過(guò)這只停留在系統(tǒng)框圖這樣的層面上。緊接著，通過(guò)對(duì)EDA技術(shù)和VHDL語(yǔ)言的深入學(xué)習(xí)，我初步學(xué)會(huì)了如何使用VHDL語(yǔ)言編寫(xiě)簡(jiǎn)單的進(jìn)程，并且仿真也通過(guò)了。我可以開(kāi)始嘗試編寫(xiě)自己的程序，并開(kāi)始構(gòu)建我所需要的系統(tǒng)，當(dāng)然這僅僅是開(kāi)始。接下來(lái)，我開(kāi)始思考并嘗試如何使用VHDL語(yǔ)言這一強(qiáng)大工具實(shí)現(xiàn)系統(tǒng)各個(gè)模塊的功能。從最簡(jiǎn)單的分頻器到后面較為復(fù)雜的解調(diào)器，我運(yùn)用VHDL語(yǔ)言描述硬件邏輯的能力也在不斷的提高。從最初只有一兩個(gè)進(jìn)程的實(shí)體，到后面具有六七個(gè)進(jìn)程的實(shí)體，我對(duì)各個(gè)進(jìn)程間的分工及時(shí)序的認(rèn)識(shí)越來(lái)越清晰。經(jīng)過(guò)反復(fù)不斷的仿真、修改、再仿真、再修改，最終我成功的在FPGA芯片上實(shí)現(xiàn)了我的2FSK調(diào)制解調(diào)系統(tǒng)。當(dāng)然設(shè)計(jì)過(guò)程中也出現(xiàn)了一些應(yīng)為我經(jīng)驗(yàn)不足，所以自己沒(méi)能力解決的問(wèn)題。我通過(guò)虛心請(qǐng)教導(dǎo)師和熟悉FPGA設(shè)計(jì)的業(yè)內(nèi)人士，最終都一一攻破。從這次畢業(yè)設(shè)計(jì)中，我得到了許多寶貴的經(jīng)驗(yàn)，提高了動(dòng)手能力，也讓我獲得了一定的成就感。我會(huì)繼續(xù)刻苦專研通信領(lǐng)域的新技術(shù)和新應(yīng)用，學(xué)會(huì)使用各種實(shí)用工具。作者：唐亦林參考文獻(xiàn)[1]樊昌信，曹麗娜，（第六版）[Ｍ].北京：國(guó)防工業(yè)出版社，：114,180194[2]李國(guó)麗，朱維勇，（第二版）[Ｍ].北京：機(jī)械工業(yè)出版社，：114,49101[3] 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