【正文】 我也遇到了不少的問題，第一：從開始對調(diào)制與解調(diào)系統(tǒng)的設(shè)計開始，始終無法確定要用哪種方式去實現(xiàn)解調(diào)系統(tǒng)的設(shè)計，最后在瀏覽的大部分網(wǎng)頁上發(fā)現(xiàn)過零檢測法是VHDL里面最常用的也是最容易實現(xiàn)的解調(diào)方式，因此我們組才決定采用過零檢測法實現(xiàn)解調(diào)功能。第二：在編寫解調(diào)系統(tǒng)程序的時候，發(fā)現(xiàn)我們程序編譯沒有錯誤，但是結(jié)果就是與預期的不同，只能一條一條去檢查，到底程序哪里有問題，最后發(fā)現(xiàn)是由于if語句的邏輯錯誤使得程序雖然通過編譯但卻無法正常工作。第三：2FSK信號的波形是正弦波，但是只使用EDA實驗板得到的結(jié)果是矩形脈沖，所以為了要實現(xiàn)正弦波要做一個正弦波發(fā)生器（VHDL）實現(xiàn)，然后外接數(shù)模轉(zhuǎn)換電路，這樣就可以得到2FSK信號的正弦波。課程設(shè)計不僅是對前面所學知識的一種檢驗，而且也是對自己能力的一種提高。下面我對整個課程設(shè)計的過程做一下簡單的總結(jié)。第一，查資料是做課程設(shè)計的前期準備工作，好的開端就相當于成功了一半，到圖書館或上網(wǎng)找相關(guān)資料雖說是比較原始的方式，但也有可取之處的。不管通過哪種方式查的資料都是有利用價值的，要一一記錄下來以備后用。第二，通過上面的過程，已經(jīng)積累了不少資料，對所給的課題也大概有了一些了解，這一步就是在這樣一個基礎(chǔ)上，綜合已有的資料來更透徹的分析題目。第三，有了研究方向，就應(yīng)該動手實現(xiàn)了。其實以前的三步都是為這一步作的鋪墊。由于我們這次課設(shè)的主要目標是對EDA的熟練掌握，所以我們沒有再外接數(shù)模轉(zhuǎn)換電路。致謝在這兩周多的時間里，我們組能完成老師布置的任務(wù)，也不是靠一個人可以做成功的，如果沒有導師的督促指導，以及一起研究的同學們的支持，想要完成這個設(shè)計是難以想象的。因此，感謝在這課程設(shè)計中間給過我們組指導的老師和同學們，沒有你們的幫助，我們的完成情況可能是另一番樣子。衷心的謝謝你們。參考文獻[1] 樊昌信，曹麗娜. 通信原理（第六版）[T]. 北京：國防工業(yè)出版社，170——185[2] 張新偉，鄭建宏. 一種2 FS解調(diào)器的VHDL實現(xiàn). 2007年11期40卷，78——80[3] 侯伯民，尹亞軍，張春晶. 基于CPLD的FSK信號發(fā)生器的設(shè)計. 2004年2期3卷，1—4附錄2FSK調(diào)制解調(diào)系統(tǒng)源程序分頻器源程序library ieee。use 。use 。entity div248 isport(clk:in std_logic。 div2:out std_logic。 div4:out std_logic。 div8:out std_logic。 div16:out std_logic。 div32:out std_logic)。end div248。architecture one of div248 is signal t:std_logic_vector(4 downto 0)。beginprocess(clk)beginif clk39。event and clk=39。139。then t=t+1。end if。end process。div2=t(0)。div4=t(1)。div8=t(2)。div16=t(3)。div32=t(4)。end。二選一數(shù)據(jù)選擇器library ieee。use 。entity mux21 isport (f1,f2 : in std_logic。 nrz : in std_logic。 y : out std_logic )。end entity mux21。architecture one of mux21 is begin y= f1 when nrz=39。139。else f2 when nrz=39。039。end architecture one。2FSK解調(diào)器library ieee。use 。use 。use 。entity fsk_decode2 isport( clk :in std_logic。 系統(tǒng)時鐘 start :in std_logic。 解調(diào)開始信號. fsk_input :in std_logic。 調(diào)制信號輸入base_output:out std_logic。 解調(diào)后基帶信號輸出 jicun:out std_logic)。end fsk_decode2。architecture behav of fsk_decode2 issignal t:integer range 0 to 31。 系統(tǒng)時鐘計數(shù)器.signal data_reg:std_logic。 寄存器signal rising_t:integer range 0 to 7。 FSK信號的上升沿計數(shù)器beginprocess(clk) 對系統(tǒng)時鐘進行t分頻beginif clk39。event and clk=39。139。 thendata_reg = fsk_input。 在clk信上升沿時，對輸入信號進行寄存.jicun=fsk_input。if start=39。039。 then t=0。 if語句完成t的循環(huán)計數(shù)elsif t=31 then t=0。else t=t+1。end if。end if。end process。process(t,rising_t,clk) 此進程完成FSK解調(diào)beginif clk39。event and clk=39。139。 thenif t=30 thenif rising_t=6 then base_output=39。139。 if語句通過對rising_t大小，來判決base_output輸出的電平else base_output=39。039。end if。end if。end if。end process。process(data_reg,t) 此進程完成FSK解調(diào)beginif t=31 then rising_t=0。 rising_t計數(shù)器清零elsif data_reg39。event and data_reg = 39。139。 thenrising_t=rising_t+1。 計data_reg信號的脈沖個數(shù)end if。end process。end behav。
nd behav。jieti