基于fpga的fsk調(diào)制與解調(diào)有詳細(xì)代碼和注釋畢業(yè)論文(編輯修改稿)
2024-07-24 17:38 本頁面
【文章內(nèi)容簡介】 制過程，實體共有6個端口，其中輸入端口有5個，分別為：時鐘輸入clk、復(fù)位信號輸入start、基帶數(shù)據(jù)信號輸入x、載波f1輸入和載波f2輸入。輸出端口只有1個，為已調(diào)信號的輸出端fsk。程序邏輯為：當(dāng)且僅當(dāng)‘start’為‘1’時，實體開始工作，否則信號輸出端輸出‘0’。實體開始工作后，每當(dāng)檢測到一個時鐘上升沿時，判斷輸入的基帶數(shù)據(jù)信號，當(dāng)信號為‘0’時，將載波信號f1輸出到輸出端口‘fsk’，當(dāng)信號為‘1’時，將載波信號f2輸出到端口‘fsk’。、2FSK解調(diào)器設(shè)計、基于VHDL語言的解調(diào)程序library ieee。 IEEE標(biāo)準(zhǔn)庫程序包 use 。 use 。use 。entity FSKdemod is FSKdemod是實體名稱generic 全局常量聲明( PulseNum_TH : integer := 5。 已調(diào)信號判決值 CntNum_Bclk : integer := 11。 滑窗計數(shù)器最大值)。port(clk :in std_logic。 系統(tǒng)時鐘（輸入) start :in std_logic。 復(fù)位信號（輸入） x : in std_logic。 接收到的已調(diào)信號（輸入） y : out std_logic。 解調(diào)后信號（輸出） b_clk : out std_logic 數(shù)據(jù)時鐘（輸出），分析時用 )。 end FSKdemod。architecture behav of FSKdemod is behav是結(jié)構(gòu)體名signal q :integer range 0 to CntNum_Bclk。 滑窗控制計數(shù)器signal q1:integer range 0 to CntNum_Bclk。 滑窗計數(shù)器1signal q2:integer range 0 to CntNum_Bclk。 滑窗計數(shù)器2signal q3:integer range 0 to CntNum_Bclk。 滑窗計數(shù)器3…… ……signal q12:integer range 0 to CntNum_Bclk。 滑窗計數(shù)器12signal m1,m2,m3,m4,m5,m6,m7,m8,m9,m10,m11,m12 :integer range 0 to 15。已調(diào)信號脈沖計數(shù)器m1至m12，計數(shù)范圍0至15signal y1,y2,y3,y4,y5,y6,y7,y8,y9,y10,y11,y12 :std_logic。 滑窗計數(shù)器q1至q12對應(yīng)的解調(diào)輸出、y1至y12signal x_dly1,x_dly2: std_logic。 信號延時寄存器beginprocess(clk) 此程序完成滑窗控制計數(shù)器0至11的循環(huán)計數(shù)，及數(shù)據(jù)時鐘的輸出beginif clk39。event and clk=39。139。 then 下列操作都在時鐘上升沿進(jìn)行 if start=39。039。 then q=0。 當(dāng)start＝39。139。時計數(shù)器，q開始計數(shù) elsif q=11 then q=0。 當(dāng)q=11時，計數(shù)器清零 else q=q+1。 其余時候計數(shù)器＋1 end if。 end if。 if q= 5 then 當(dāng)q= 5時，b_clk輸出為‘1’否則為‘0’ b_clk =39。139。 else b_clk = 39。039。 end if。end process。process(clk,q,start) 此程序使滑窗計數(shù)器q1至q12分別進(jìn)行循環(huán)計數(shù)begin if start=39。039。 then q1=0。 q2=0。 q3=0。 q4=0。 q5=0。 q6=0。 q7=0。 q8=0。 q9=0。 q10=0。 q11=0。 q12=0。 當(dāng)start=39。039。時，計數(shù)器清零 elsif clk39。event and clk=39。139。 then 下列操作都在時鐘上升沿進(jìn)行 if(q=0)then q1 = 0。 當(dāng)滑窗控制計數(shù)器為0時，滑窗計數(shù) else 器q1清零 q1=q1+1。 其它時候進(jìn)行＋1計數(shù) end if。 if(q=1)then q2=0。 x2=x。 當(dāng)滑窗控制計數(shù)器為1時，滑窗計數(shù) else 器q2清零 q2=q2+1。 其它時候進(jìn)行＋1計數(shù) end if。 …… 省略部分與前后相同，既完成滑窗計數(shù)器q3至q11的分別循環(huán)計數(shù) if(q=11)then q12 = 0。 當(dāng)滑窗控制計數(shù)器為11時，滑窗計數(shù) else 器q12清零 q12=q12+1。 其它時候進(jìn)行＋1計數(shù) end if。 end if。end process。 process(x,q1,q2,q3,q4,q5,q6,q7,q8,q9,q10,q11,q12) begin 此進(jìn)程完成各個滑窗的判決輸出，既解調(diào)if start=39。039。 then 當(dāng)start=39。039。將判決計數(shù)器m1至m12清零m1=0。 m2=0。 m3=0。 m4=0。 m5=0。 m6=0。 m7=0。 m8=0。 m9=0。 m10=0。 m11=0。 m12=0。 elsif clk39。event and clk=39。139。 then 下列操作都在時鐘上升沿進(jìn)行 x_dly1 = x。 將接收到的已調(diào)信號賦值給x_dly1 x_dly2 =x_dly1。 將x_dly1賦值給x_dly2 if x_dly1 =39。139。 and x_dly2 =39。039。 如果x_dly1 =39。139。且x_dly2 =39。039。，既采到的是上升沿or x_dly1 =39。039。 and x_dly2 =39。139。 或x_dly1 =39。039。且x_dly2 =39。139。，既采到 then 的是下降沿 m1 = m1 +1。 都將對判決計數(shù)器m1至m12加1操作 m2 = m2 +1。 m3 = m3 +1。 …… ……m11 = m11 +1。 m12 = m12 +1。 end if。 if q1=10 then 當(dāng)q1=10時 if m1=PulseNum_TH then y1=39。139。 通過m1大小，來判決y1的 else y1=39。039。 輸出電平，m1小于5時判為‘1’ end if。 否則為0 elsif q1 =11 then m1=0。 當(dāng)q1 =11時m1計數(shù)器清零end if。 if q2=10 then 當(dāng)q2=10時if m2=PulseNum_TH then y2=39。139。 通過m2大小，來判決y2的平 else y2=39。039。 輸出電平，m2小于5時判為‘1’ end if。 否則為0 elsif q2=11 then m2=0。 當(dāng)q2 =11時m2計數(shù)器清零end if?！?省略部分與上下相同，完成滑窗q3至q11的判決輸出 if q12=10 then 當(dāng)q12=10時if m12=PulseNum_TH then y12=39。139。 通過m12大小，來判決y12的 else y12=39。039。 輸出電平，m12小于5時判為‘1’ end if。 否則為0 elsif q12=11 then m12=0。 當(dāng)q12 =11時m12計數(shù)器清零end if。 end if。end process。process(q) 將滑窗的判決結(jié)果整合輸出begin if clk39。event and clk=39。139。 then 下列操作都在時鐘上升沿進(jìn)行 case q is when 0 = y =y1。 當(dāng)q=0時，將y1輸出至y when 1 = y =y2。 當(dāng)q=1時，將y
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