【正文】 作者：唐亦林參考文獻(xiàn)[1]樊昌信，曹麗娜，（第六版）[Ｍ].北京：國(guó)防工業(yè)出版社，：114,180194[2]李國(guó)麗，朱維勇，（第二版）[Ｍ].北京：機(jī)械工業(yè)出版社，：114,49101[3] （第二版）[M].北京：：13[4]《EDA技術(shù)實(shí)驗(yàn)講義》，杭州康芯電子有限公司[5]Elie Jandot dit Danjou, JeanClaude Belfiore. A 22 Antennas Bluetooth System[J]. IEEE COMMUNICATIONS LETTERS, VOL. 9, NO. 9, SEPTEMBER 2005[6]A. R. CHRAPLYVY，B. L. KASPER. 8Gbit/s FSK MODULATION OF DFB LASERSWITH OPTICAL DEMODULATION[J]. ELECTRONICS LETTERS 2nd March 1989 Vol. 25 No. 5[7]Alan , Alan S. Willsky, With S. Hamid Nawab, 劉樹堂譯,等. 信號(hào)與系統(tǒng)(第二版)[M]. 西安交通大學(xué)出版社。從這次畢業(yè)設(shè)計(jì)中，我得到了許多寶貴的經(jīng)驗(yàn)，提高了動(dòng)手能力，也讓我獲得了一定的成就感。當(dāng)然設(shè)計(jì)過(guò)程中也出現(xiàn)了一些應(yīng)為我經(jīng)驗(yàn)不足，所以自己沒(méi)能力解決的問(wèn)題。從最初只有一兩個(gè)進(jìn)程的實(shí)體，到后面具有六七個(gè)進(jìn)程的實(shí)體，我對(duì)各個(gè)進(jìn)程間的分工及時(shí)序的認(rèn)識(shí)越來(lái)越清晰。接下來(lái)，我開始思考并嘗試如何使用VHDL語(yǔ)言這一強(qiáng)大工具實(shí)現(xiàn)系統(tǒng)各個(gè)模塊的功能。緊接著，通過(guò)對(duì)EDA技術(shù)和VHDL語(yǔ)言的深入學(xué)習(xí)，我初步學(xué)會(huì)了如何使用VHDL語(yǔ)言編寫簡(jiǎn)單的進(jìn)程，并且仿真也通過(guò)了。最初，我對(duì)2FSK調(diào)制解調(diào)系統(tǒng)只有簡(jiǎn)單的概念，知道不同的頻率代表不同的信息，甚至對(duì)調(diào)制和解調(diào)的方法都只有模糊的認(rèn)識(shí)?？偨Y(jié) 經(jīng)過(guò)本次畢業(yè)設(shè)計(jì)，我不僅學(xué)到了很多新的知識(shí)，更重要的是提高了自己的動(dòng)手能力，是一次理論緊密結(jié)合實(shí)際的鍛煉。同時(shí)也讓我更加熟悉各種測(cè)試儀器的使用方法，這也是以后走上工作崗位所必須具備的基本技能。實(shí)際測(cè)試中心頻率偏向高頻的載波的原因主要是：芯片引腳輸出的是方波信號(hào)，含有豐富的諧波信號(hào)，諧波信號(hào)多次疊加后導(dǎo)致高頻部分的功率大幅提高，從而導(dǎo)致測(cè)試結(jié)果中心頻率偏向高頻載波部分。圖6－5為使用頻譜分析儀測(cè)出的已調(diào)信號(hào)頻譜。圖6－4 已調(diào)信號(hào)波形由圖6－4可以看出基帶信號(hào)‘110’調(diào)制成2FSK信號(hào)后的波形，除了一點(diǎn)點(diǎn)的毛刺外，波形基本還是比較標(biāo)準(zhǔn)的方波信號(hào)，此信號(hào)從芯片引腳處直接獲得。由于此次設(shè)計(jì)并沒(méi)有將信號(hào)在實(shí)際信道中傳輸，因而信號(hào)沒(méi)有受到干擾。其中第1路為時(shí)鐘信號(hào)，第2路為載波信號(hào)f1，第3路為載波信號(hào)f2，第4路為基帶數(shù)據(jù)信號(hào)date，第5路為已調(diào)信號(hào)fsk，第6路為解調(diào)信號(hào)demod。圖6－2 測(cè)試用芯片 由上圖可以看出下載用的數(shù)據(jù)線及邏輯分析儀的探頭。本次測(cè)試并沒(méi)有將程序固化在芯片內(nèi)，故芯片斷電后程序會(huì)被清空。圖6－1為下載界面。此外我還發(fā)現(xiàn)，如果不把執(zhí)行語(yǔ)句都同步在時(shí)鐘周期下的話，仿真器會(huì)將各種復(fù)雜情況都考慮進(jìn)去，從而極大的延長(zhǎng)仿真運(yùn)算時(shí)間，也反映了芯片不在同步邏輯下執(zhí)行操作，會(huì)導(dǎo)致各種不確定性和工作的不穩(wěn)定。在這次設(shè)計(jì)中，我就曾用波形仿真器將解調(diào)器的變量及輸出從頭到尾核對(duì)了一次，并從中找到了不少VHDL語(yǔ)句編寫上的錯(cuò)誤。波形仿真器不僅能仿真出芯片引腳處的波形，還能將芯片內(nèi)部每一個(gè)變量的變化情況仿真出來(lái)。所以，善于利用仿真工具能給你帶來(lái)很多便利。固定輸出數(shù)據(jù)為‘110’。、信號(hào)發(fā)生器波形仿真圖5－6為信號(hào)發(fā)生器仿真波形，其中時(shí)鐘clk周期為1ms，碼元長(zhǎng)度為12ms。、分頻器與信號(hào)發(fā)生器波形仿真、分頻器波形仿真圖5－5為解調(diào)器仿真波形，其中時(shí)鐘clk周期為1ms，載波f1周期為1ms，載波f2周期為12ms。當(dāng)收到的已調(diào)信號(hào)為連續(xù)的‘1010’時(shí)，由圖5－4可以看出，滑窗判輸出y9與滑窗判決輸出y10均發(fā)生異常，出現(xiàn)錯(cuò)解調(diào)的現(xiàn)象。其中時(shí)鐘周期clk為1ms，碼元長(zhǎng)度為12ms。圖5－2 解調(diào)仿真波形由上圖可以看出當(dāng)start由低電平跳轉(zhuǎn)為高電平后，實(shí)體開始接收并解調(diào)已調(diào)信號(hào)，當(dāng)收到的是低頻信號(hào)時(shí)，解調(diào)出的碼元為‘1’，既高電平，當(dāng)收到的是高頻信號(hào)時(shí)，解調(diào)出的碼元為‘0’，既低電平。當(dāng)基帶信號(hào)date為‘1’時(shí)，調(diào)制器輸出的是低頻載波信號(hào)f2，當(dāng)基帶信號(hào)date為‘0’時(shí)，調(diào)制器輸出的是高頻載波信號(hào)f1。、2FSK調(diào)制器波形仿真圖5－1為調(diào)制器仿真波形，其中時(shí)鐘周期clk為1ms，載波f1周期為2ms，載波f2周期為12ms,碼元周期date為12ms。第五章 基于VHDL語(yǔ)言的2FSK調(diào)制解調(diào)的仿真工程編譯通過(guò)后，須對(duì)其功能和時(shí)序性能進(jìn)行仿真測(cè)試，以驗(yàn)證設(shè)計(jì)結(jié)果是否滿足設(shè)計(jì)要求。熟悉了各種變量、常量和基本語(yǔ)句的區(qū)別和適用場(chǎng)合，如：在快速判斷，并使信號(hào)輸出時(shí)使用casewhen語(yǔ)句要比ifelse語(yǔ)句所產(chǎn)生的信號(hào)波形要好。最終將所有功能模塊組合起來(lái)，形成一個(gè)完成的調(diào)制解調(diào)系統(tǒng)。當(dāng)然，在實(shí)際的編寫過(guò)程中，也少不了摸索和嘗試，必要的時(shí)候也會(huì)去請(qǐng)教一些熟悉這方面工作的高手。實(shí)體有一個(gè)數(shù)據(jù)時(shí)鐘計(jì)數(shù)器，計(jì)數(shù)器周期為36個(gè)時(shí)鐘周期，既3個(gè)碼元周期（1個(gè)碼元周期為12個(gè)時(shí)鐘周期），用于實(shí)現(xiàn)基帶信號(hào)‘110’的循環(huán)輸出。輸出端口有1個(gè)，為基帶信號(hào)date輸出端。end behav。 end if。039。139。 then date=0。 then 下列操作都在時(shí)鐘上升沿進(jìn)行 if start=39。event and clk=39。end process。 其余時(shí)候計(jì)數(shù)器做＋1計(jì)數(shù) end if。 elsif q=35 then q=0。039。139。 數(shù)據(jù)時(shí)鐘計(jì)數(shù)器begin process(clk) 此進(jìn)程實(shí)現(xiàn)數(shù)據(jù)時(shí)鐘計(jì)數(shù)器0至35的循環(huán)計(jì)數(shù)begin if clk39。 基帶信號(hào)（輸出）end signal1。 系統(tǒng)時(shí)鐘（輸入） start :in std_logic。use 。 IEEE標(biāo)準(zhǔn)庫(kù)程序包 use 。而q2在0與11之間循環(huán)計(jì)數(shù)，當(dāng)q2小于等于5時(shí)，f2為高電平，當(dāng)q2大于等于6且小于等于11時(shí)，f2為低電平，f2的周期為12個(gè)時(shí)鐘周期，從而達(dá)到十二分頻的目的。 程序邏輯為：當(dāng)‘start’為‘1’時(shí)，實(shí)體開始工作。此程序完成clk信號(hào)的分頻過(guò)程，實(shí)體共有4個(gè)端口，其中輸入端口有2個(gè)，分別為：時(shí)鐘輸入、復(fù)位信號(hào)輸入。 將f2輸出至clk_out12端口end process。process(f1,f2) 此進(jìn)程完成載波信號(hào)的輸出beginclk_out2=f1。end if。q1=q1+1。 當(dāng)q=1時(shí)，f1為低電平，q1清零 else f1=39。039。q1=q1+1。 elsif q1=0 then f1=39。039。139。process(clk) 此進(jìn)程通過(guò)對(duì)系統(tǒng)時(shí)鐘clk的分頻，得到載波f1,為clk的1/2,高頻.beginif clk39。end if。q2=q2+1。 改變q1后面的數(shù)字可以改變，載波f1的頻率 else f2=39。039。q2=q2+1。 elsif q2=5 then f2=39。039。139。 載波信號(hào)f1，f2beginprocess(clk) 此進(jìn)程通過(guò)對(duì)系統(tǒng)時(shí)鐘clk的分頻，得到begin 載波f2，頻率為clk的1/12，低頻if clk39。 載波信號(hào)f2的分頻計(jì)數(shù)器，低頻signal q1:integer range 0 to 3。 end DIV。 復(fù)位信號(hào)（輸入） clk_out2 :out std_logic。entity DIV is DIV是實(shí)體名稱port(clk :in std_logic。 use 。、分頻器與信號(hào)發(fā)生器設(shè)計(jì)、基于VHDL語(yǔ)言的分頻程序library ieee。使12路解調(diào)信號(hào)依次在一個(gè)碼元周期內(nèi)輸出，構(gòu)成一個(gè)碼元的完整解調(diào)信號(hào)。當(dāng)q1=11時(shí)，將判決計(jì)數(shù)器m1清零，并重新開始計(jì)數(shù)。其解調(diào)原理為通過(guò)統(tǒng)計(jì)12個(gè)時(shí)鐘周期（一個(gè)碼元周期）內(nèi)所收到的已調(diào)信號(hào)上升沿與下降沿的個(gè)數(shù)，然后判決在這段時(shí)間內(nèi)收到的信號(hào)是高頻還是低頻，既收到的是‘1’還是‘0’。實(shí)體共有1個(gè)滑窗控制計(jì)數(shù)器q和12個(gè)滑窗計(jì)數(shù)器q1至q12，滑窗控制計(jì)數(shù)器控制滑窗計(jì)數(shù)器依次清零，例如：滑窗計(jì)數(shù)器q1在滑窗控制計(jì)數(shù)器q＝0時(shí)清零，而q2則在q=1時(shí)清零，目的是使滑窗計(jì)數(shù)器依次延時(shí)一個(gè)時(shí)鐘周期開始計(jì)