畢業(yè)設(shè)計-基于eda技術(shù)的fsk調(diào)制與解調(diào)(參考版)
2024-12-07 19:32本頁面
【正文】 。 end process。 then m=m+1。event and xx=39。 end if。 if語句通過對 m大小來判斷 y輸出的電平 else y=39。 m計數(shù)器清 0 elsif q=10 then if m=3 then y=39。 end process。 end if。 IF 語句完成 q 的循環(huán)計數(shù) elsif q=11 then q=0。039。 then xx=x。event and clk=39。 寄存器 signal m: integer range 0 to 5。 architecture behav of fsk_jeitiao is signal q: integer range 0 to 11。 調(diào)制信號 y : out std_logic)。 系統(tǒng)時鐘 start : in std_logic。 use 。 use 。 end behav。 end if。 當(dāng)輸入的基帶信號 X＝‘ 0’時，輸出的調(diào)制信號Y＝ F1 else y=f2。039。139。 process(clk,x) 此進(jìn)程完成對基帶信號的 fsk 調(diào)制 begin if clk39。 end if。q2=q2+1。 改變 q2后面的數(shù)字可以改變載波 f2的頻率 else f2=39。039。q2=q2+1。 elsif q2=0 then f2=39。039。139。 process(clk) 此進(jìn)程通過對系統(tǒng)時鐘 clk 的分頻，得到載波 f2 第 12 頁 （ 共 13 頁 ） begin if clk39。 end if。q1=q1+1。 改變 q1 后面的數(shù)字可以改變載波 f2 的頻率 else f1=39。039。q1=q1+1。 elsif q1=5 then f1=39。039。139。 載波信號 f1,f2 begin process(clk) 此進(jìn)程通過對系統(tǒng)時鐘 clk 的分頻，得到載波f1 begin if clk39。 載波信號 f1 的分頻計數(shù)器 signal q2: integer range 0 to 3。 調(diào)制信號 end fsk_tiaozhi。 開始調(diào)制信號 x : in std_logic。 entity fsk_tiaozhi is port(clk : in std_logic。 use 。VHDL 附錄： （ 1） 2FSK 調(diào)制信號的 VHDL 程序： library ieee。 it also introduces the functions and characteristics of the EDA technology and describes the fundamental features and programmatic structures of the language VHDL used in the system. And then the paper advances the specific methods and the simulated analyzing results of designing the modition and demodition of the binary frequency shift keying by using the VHDL language under the circumstance of applying the software MAX+PLUSⅡ . Key words:FSK modulation and demodulation。為了更好 地設(shè)計電路，我們在設(shè)計前應(yīng)首先劃分好功能模塊，然后再分別進(jìn)行編 寫，最后進(jìn)行綜合分析測試，進(jìn)而達(dá)到要求的效果。 圖 12 FSK 解調(diào)電路的 VHDL 建模符號 圖 13 FSK 解調(diào)電路的仿真圖 第 10 頁 （ 共 13 頁 ） 6 結(jié)論 本設(shè)計是 在 EDA 工具軟件平臺上，以硬件描述語言 VHDL 為系統(tǒng)邏輯描述手段來完成設(shè)計文件的。計數(shù)器根據(jù)兩種不同的技術(shù)情況，對應(yīng)輸出“ 0”和“ 1”兩種電平。 圖 9 FSK 調(diào)制電路的 VHDL 建模符號 圖 10 FSK 調(diào)制的 VHDL 程序仿真圖 第 9頁 （ 共 13 頁 ） 二進(jìn)制移頻鍵控信號解調(diào)的 VHDL 程序 實現(xiàn) 圖 11 2FSK 信號解調(diào)的 VHDL 建模方框圖 在該圖中核心部分由分頻器、寄存器、計數(shù)器、判決器組成。當(dāng)基帶信號為“ 1”
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