基于fpga的fsk調(diào)制解調(diào)器設(shè)計(jì)畢業(yè)設(shè)計(jì)(論文)(參考版)
2025-01-19 12:56本頁(yè)面
【正文】 （a）原理框圖 （b）各點(diǎn)波形 2FSK信號(hào)的過(guò)零檢測(cè)法第3章 調(diào)制解調(diào)器系統(tǒng)方案設(shè)計(jì)第1節(jié) 系統(tǒng)的實(shí)現(xiàn)原理第2節(jié) FSK調(diào)制方式的比較第3節(jié) FSK調(diào)制系統(tǒng)設(shè)計(jì)第四節(jié) FSK解調(diào)系統(tǒng)設(shè)計(jì)第4章 軟件設(shè)計(jì)及仿真第5章 總結(jié)致謝參考文獻(xiàn) 。其基本原理是：二進(jìn)制移頻鍵控信號(hào)的過(guò)零點(diǎn)數(shù)隨載波頻率不同而異，通過(guò)檢測(cè)過(guò)零點(diǎn)數(shù)從而得到頻率的變化。若抽樣值,判為頻率代表的數(shù)字基帶信號(hào)；若抽樣值若抽樣值,判為頻率代表的數(shù)字基帶信號(hào)。 2FSK非相干解調(diào)原理方框圖。 二、2FSK信號(hào)的解調(diào)2FSK的解調(diào)也可以分為非相干（包絡(luò)檢波）和相干解調(diào)。（a）所示為模擬調(diào)頻法，它是利用二進(jìn)制基帶信號(hào)對(duì)載波進(jìn)行調(diào)頻，這種方法不存在相位斷續(xù)的現(xiàn)象，是頻移鍵控通信方式早期采用的實(shí)現(xiàn)方法。設(shè) （）于是，可以將2FSK信號(hào)表示為 （）。設(shè)二進(jìn)制數(shù)字信號(hào)的“1”對(duì)應(yīng)載波，“0”對(duì)應(yīng)載波，而且和之間的改變是瞬間完成的。 總之，相干PSK、DPSK與非相干PSK目前使用較多，其中相干PSK、DPSK主要用于高速數(shù)據(jù)傳輸。如1時(shí)用π相位，0時(shí)用0相位。如2KHz表示0，3KHz表示1。二、數(shù)字信號(hào)三種基本調(diào)制方式的特點(diǎn)幅移鍵控(ASK)把二進(jìn)制符號(hào)0和1分別用不同的幅度來(lái)表示。二相移相鍵控（BPSK），四相移相鍵控（QPSK）、交錯(cuò)正交移相鍵控（OQPSK）屬“不連續(xù)相位路徑數(shù)字調(diào)制”；最小移頻鍵控（MSK）屬“線性連續(xù)相位路徑數(shù)字調(diào)制”；正弦移頻鍵控（SFSK）、平滑調(diào)頻（TFM）、高斯濾波最小頻移頻鍵控（GMSK）屬“非線性連續(xù)相位路徑數(shù)字調(diào)制”。正交調(diào)幅QAM就是可以同時(shí)改變載波振幅和相位的調(diào)制方式，根據(jù)載波相位變化，調(diào)制分為兩大類，即線性與非線性以及連續(xù)與不連續(xù)。 第二節(jié) 數(shù)字調(diào)制的分類及特點(diǎn)一、數(shù)字調(diào)制的分類按照基帶數(shù)字信號(hào)對(duì)載波的振幅、頻率和相位等不同參數(shù)所進(jìn)行的調(diào)制，可把數(shù)字調(diào)制方式分為3 種基本類型：幅度鍵控（ASK）、頻移鍵控（FSK）和相移鍵控（PSK）。通常在傳輸前要對(duì)數(shù)字基帶信號(hào)進(jìn)行處理，減少其低頻分量與高頻分量，使能量向中頻集中，或者采用數(shù)字調(diào)制技術(shù)進(jìn)行頻譜搬移，以適應(yīng)傳輸信道更高頻譜范圍的要求。（也叫后仿真）：確認(rèn)仿真無(wú)誤后，將文件下載到芯片中通常以上過(guò)程可以都在PLD/FPGA廠家提供的開(kāi)發(fā)工具（如MAXPLUSII，F(xiàn)oundation，ISE）中完成，但許多集成的PLD開(kāi)發(fā)軟件只支持VHDL/Verilog的子集，可能造成少數(shù)語(yǔ)法不能編譯，如果采用專用HDL工具分開(kāi)執(zhí)行，效果會(huì)更好，否則這么多出售專用HDL開(kāi)發(fā)工具的公司就沒(méi)有存在的理由了。（edif）的EDA工業(yè)標(biāo)準(zhǔn)文件。三、HDL開(kāi)發(fā)流程用VHDL語(yǔ)言開(kāi)發(fā)FPGA的完整流程為：：用任何文本編輯器都可以進(jìn)行，也可以用專用的HDL編輯環(huán)境。（4）對(duì)于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。（3）VHDL語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。強(qiáng)大的行為描述能力是避開(kāi)具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。應(yīng)用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。有專家認(rèn)為，在新的世紀(jì)中，VHDL于Verilog語(yǔ)言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。1993年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VH
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