【正文】 h 0 1 I N SI G N _ 1Eq u a l 27 39。 h 4 1 I N _ C T O B[ 1 . . 0 ]C O U N T ER _ BU F T R A N S[ 0 ]C O U N T ER _ I N C L K~ [ 6 . . 0 ]7 39。 A [ 6 . . 0 ]B [ 6 . . 0 ]O U T [ 6 . . 0 ]A D D E RD QP R EE N AC L RA [ 6 . . 0 ]B [ 6 . . 0 ]O U TE Q U A LA [ 6 . . 0 ]B [ 6 . . 0 ]O U TE Q U A LA [ 6 . . 0 ]B [ 6 . . 0 ]O U TE Q U A LDE N AQP R EC L RDE N AQP R EC L RSELD A T A AD A T A BO U T 0M U X 2 1C O U N T ER _ I N C L K[ 6 . . 0 ]Eq u a l 07 39。 h 1 26 的比較調(diào)制輸出模塊 FSK_MDOUT。 h 0 C O U N T _ C L K[ 3 . . 0 ]C O U N T _ C L K~[ 7 . . 4 ]4 39。 h 2 p ro ce s s 1 ~0Y O U $ l a t chC O U N T _ C L K~[ 3 . . 0 ]4 39。 h 9 Eq u a l 24 39。如前第二章節(jié)所講，4FSK 要解決的一個問題是把串行輸入的信號先進行轉(zhuǎn)換，形成可以表述四個有效數(shù)碼的二位二進制 00、 0 11，也即串并轉(zhuǎn)換電路，所以針 對于 4FSK 的調(diào)制器設(shè)計，分為三個模塊：輸入信號的串并轉(zhuǎn)換模塊 CTOB、載波信號產(chǎn)生模塊 RISING_F 和 4FSKA [ 3 . . 0 ]B [ 3 . . 0 ]O U T [ 3 . . 0 ]A D D E RA [ 2 . . 0 ]B [ 2 . . 0 ]O U T [ 2 . . 0 ]A D D E RD QP R EE N AC L RD QP R EE N AC L RA [ 3 . . 0 ]B [ 3 . . 0 ]O U TE Q U A LA [ 3 . . 0 ]B [ 3 . . 0 ]O U TE Q U A LA [ 3 . . 0 ]B [ 3 . . 0 ]O U TE Q U A LC I NA [ 2 . . 0 ]B [ 2 . . 0 ]O U TL E S S _ T H A N1DE N AP R EC L RQSELD A T A AD A T A BO U T 0M U X 2 1SELD A T A AD A T A BO U T 0M U X 2 1A d d 04 39。解調(diào)器的電路網(wǎng)表圖如圖 43(d)所示。 2） 2FSK 解調(diào)器 在 2FSK 解調(diào)器的 設(shè)計中 ， 含有 INSIGNAL 字符的特殊標示符 為輸入的已調(diào)信號，YOUT 為輸出的解調(diào)制信號， CLK 是解調(diào)制器的系統(tǒng)時鐘， RST 是解調(diào)器的使能端。 h F F 1 _ 1 ~r e g 001DE N AQP R EC L RY _ 2 ~ 0Y _ 2 ~ re g 0C L K _ 2F 1 _ 2F 2 _ 2R S T _ 2I N S I G N A L _ 2Y _ 2 25 圖 43(c) 調(diào)制器網(wǎng)表圖 在分頻模塊 F_DIV，設(shè)定了 F1_1 為系統(tǒng)時鐘 CLK_1 的 8 分頻， F2_1 為系統(tǒng)時鐘CLK_1 的 16 分頻； 模塊 FSKMDE 實現(xiàn)的是根據(jù)輸入信號，給出輸出信號。 h 1 C O U N T ER [ 3 . . 0 ]F 2 _ 1 ~r e g 0C L K_ 1R ST _ 1F 1 _ 1F 2 _ 1C O U N T ER ~[ 3 . . 0 ]4 39。 調(diào) 制信號生成模塊對輸入的信號進行分頻，形成F1 和 F2 的調(diào)制信號，在程序中，含有 “ F1” 、 “ F2” 的端口是 F F2 的生成和模塊中傳輸?shù)男盘?。 圖 42 過零檢測法系統(tǒng)框圖 FPGA 實現(xiàn)的 FSK 設(shè)計 在本論文的程序設(shè)計中 為了突出 VHDL 語 言的 元 件例化，特此在 調(diào)制 器 的設(shè)計中使判 斷 形 成 電 路2 F S K跳 變 計 數(shù) 電 路()xt比 較 電 路調(diào) 制 波 形 輸 出電 路時 鐘 電 路取 樣()調(diào) 制 信 號生 成 電 路()ixT ()yt 24 用了這一技術(shù)，在調(diào)制和解調(diào)器的設(shè)計中都用到了進程。 圖 41 調(diào)制器系統(tǒng)框圖 解調(diào)器的輸入信號已經(jīng)是 “ 0” 、 “ 1” 形式的數(shù)字信號，雖然用的是過零 檢測法來實現(xiàn)，但是在本次論文的設(shè)計中，和傳統(tǒng)的過零檢測法不同， 因 為輸入信號并不是正弦形式的信號，特此，也就免去了 放大限幅電路部分，微分電路部分 、脈沖形成電路部分。如下對 VHDL 設(shè)計的思路作以說明。 23 4 FSK 的 FPGA 實現(xiàn) FSK 的實現(xiàn) FPGA 實現(xiàn)的 FSK 設(shè)計 概述 如第二章節(jié)所講， FSK 調(diào)制的實現(xiàn)方式很多，諸如開關(guān)鍵控法、數(shù)字門電路實現(xiàn)法和直接數(shù)字調(diào)頻法 ，在本篇論文 所講述的設(shè)計中 ，采用的是 開關(guān) 鍵控法，這種方法相對其它方法，在 VHDL 中更容易實現(xiàn) 。 在 VHDL 中的表示符，諸如端口名，實體名，結(jié)構(gòu)體名，變量名等都需要遵循 VHDL的命名規(guī)則，以下以 VHDL87 版為例，說明命名的規(guī)則： ⑴使用的有效的字符為 A～ Z 和 a～ z 的英文字符、 0～ 9 數(shù)字和 “ _” ； ⑵任何標識符需以英文字母開頭，以字母或者數(shù)字結(jié)尾； ⑶ “ _” 不能連用； ⑷不能和 VHDL 語言的關(guān)鍵字重名； ⑸ 標識符的英文字母 不 分大小寫。格式如下所示： ARCHITECTURE 結(jié)構(gòu)體名 OF 實體名 [定義語句 ] BEGIN 并行處理語句； END 結(jié)構(gòu)體名； 在綜合 時 ，一個實體中一般只能具有一個結(jié)構(gòu)體，實體名必須和實體說明中的實體名一致。具體編寫結(jié)構(gòu)體的時候可 以從其中 的某一方面來描述。在電路圖上， 端 口對應著元件的外部引腳 ，端口說明語句是實體與外部接口的描述，同時，也可以說是對輸入輸出信號，管腳名稱、數(shù)據(jù)類型的描述，一般格式如下： PORT（端口信號名 1， [端口信號名 2… ]：端口模式 數(shù)據(jù)類型； 端口信號名 1， [端口信號名 2… ]：端口模式 數(shù)據(jù)類型）； 端口信號名是每個端口的輸入輸出接口的名稱，端口模式用于說明信號的輸入輸出類型，有 IN、 OUT、 BUFFER、 INOUT 幾種類型，集體說明見表 31。實體由兩部分 組成：實體說明和結(jié)構(gòu)體。 庫的使用范圍僅限于緊隨其后的當前所說明的設(shè)計實體，當一個程序中出現(xiàn)兩個及 21 以上的實體時， 則 每一個實體的前面必須要有自己的庫 的 使用說明語句和 USE 語句。 IEEE庫主要是包括了一些 IEEE 認 可的設(shè)計中使用的標準程序包，如第二行中的STD_LOGIC_1164； STD 是 VHDL 語言自己本身所提供的標準庫，放著 VHDL 綜合的配置的程序包； VITAL 是 VHDL 的工業(yè)標準下的仿真庫， 它只用于仿真而不用于可綜合的設(shè)計； WORK 庫是現(xiàn)行工作庫，設(shè)計人員的 VHDL 程序不加任何說明時均放在WORK 庫中；用戶定義庫匯集了所有的用戶開發(fā)資源，部分廠家為了方便設(shè)計人員 使用開發(fā) ，也會設(shè)計自己專有的庫。 同一個庫中，各程序包之間有著類似的功能。 如上 例 所示，這是一個 可綜合的完整的 VHDL 語言實現(xiàn)的程序，可以選擇任何特定的芯片進行仿真和綜合，然后適配并下載到芯片中，實現(xiàn)物理仿真驗證，這個程序?qū)崿F(xiàn)的功能是求二端口的異或功能。 7 architecture xor2_1 of xor2 is 8 begin 9 y= (a and (not b)) or (b and (not a))。 5 y:out std_logic)。 2 use 。它直接面向設(shè)計者，從系統(tǒng)的要求入手，從頂層向下層完成相應的設(shè)計描述、綜合 與 優(yōu)化、模擬仿真驗證，最終得到器件，實現(xiàn)總體的設(shè)計 ； ⑵開發(fā)周期短。目前使用的是拓展了的 93 版的 VHDL，它既能實現(xiàn)數(shù)字電路，也能實現(xiàn)模數(shù)混合電路。 VHDL 是指超高速集成電路硬件描述語言，它最初是由美國政府組織專門機構(gòu)研究創(chuàng)立的一種 目的在于 滿足電子設(shè)計的各種要求 而 作為工業(yè)標準的硬件描述語言 。模擬仿真可以驗證設(shè)計的正確性，綜合可以實現(xiàn)將理論轉(zhuǎn)化為物理設(shè)計 — 邏輯圖、電路圖、版圖。硬件所指 的 可大至一個系統(tǒng)，小至一個芯片或者芯片中的某個元件。用的硬件描述語言有 VHDL 和 Verilog HDL。 FPGA 開發(fā)基礎(chǔ) FPGA 設(shè)計流程 目標器件為 FPGA 的工程設(shè)計流程如下圖 32 所示 . 圖 32 FPGA/CPLD 工程設(shè)計流程圖 在 FPGA 設(shè)計中，首先編寫程序，進行編譯；其次， 進行邏輯綜合，實現(xiàn)把設(shè)計分解為一系列的基本邏 輯電路和電路間的關(guān)系；第三，進行目標器件的布線和適配，也即在目標芯片上建立這些基本邏輯電路及對應關(guān)系；第四，目標器件的編程和下載， 這是將前面設(shè)計的軟件經(jīng)過編譯 綜合下載至目標芯片， 變成物理 可 實現(xiàn)的設(shè)計系統(tǒng)；最后，時 序 仿 真行 為 仿 真功 能 仿 真文 本 編 輯 器 、 圖 形 編 輯 器生 成 V H D L 源 程 序F P G A / C P L D 布 線 / 適 配自 動 優(yōu) 化 、 布 局V H D L 綜 合 器邏 輯 綜 合 、 優(yōu) 化編 程 器 / 下 載 電 纜編 程 、 下 載V H D L仿 真 器測 試 器硬 件 測 試時 序 仿 真功 能 仿 真門 級 仿真 器V H D L 源 程 序網(wǎng) 表 文 件V H D L / V e r i l o g 網(wǎng) 表 19 要進行硬件仿真和調(diào)試， 這是驗證 所設(shè)計的系統(tǒng)是否符合設(shè)計要求，同時仿真模擬出設(shè)計的結(jié)果和 驗證 設(shè)計構(gòu)思是否相符合。 通常，關(guān)于 FPGA、 CPLD 的選擇，原則上， 普通規(guī)模，且產(chǎn)量不是很大的產(chǎn)品項目來說， 選擇 使用 CPLD 比較好；而對于大規(guī)模的邏輯設(shè)計、 ASIC 設(shè)計或者單片機系統(tǒng)，則采用 FPGA。 FPGA/CPLD 的高可靠性還表現(xiàn)在 它 可以將整個系統(tǒng)幾乎全部下載于同一芯片中，從而大大縮小了體積，且易于管理和屏蔽 處理 。 高度集、高速度和高可靠性 是 FPGA/CPLD 的最明顯的特點，其時鐘的時延可以小到 ns 級，結(jié)合并行處理工作方式，在超高速應用領(lǐng)域和實時測控方面有著非常廣泛的應用前景。它采用類似PLA、 PAL 的乘積項可編程結(jié)構(gòu)，但結(jié)構(gòu)更加復雜了，因此， CPLD 可以看做是將幾個簡單的可編程邏輯器件集成在一個芯片上，從而實現(xiàn)更加復雜的邏輯功能。 CPLD 技術(shù)也是誕生于 20 世紀 80 年代， 由 ALtera 公司推出的 。 FPGA 由六個部分組成，分別是可編程的輸入輸出單元、基本的可編程邏輯單元、嵌入式塊 RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用的硬件核等。 FPGA/CPLD 是 可編程邏輯器件家族中的重要成員 ,也是目前應用最廣泛的器 件 。 PLD 技術(shù)是 EDA 技術(shù)的重要組成，是 EDA 技術(shù)的硬件基礎(chǔ)。 EDA 技術(shù)隨 電子技術(shù) 的發(fā)展和需要而誕生，它代表著當今電子設(shè)計技術(shù)的最新發(fā)展方向 和成果 ，它具有： (1)“ 自頂向下 ” 的設(shè)計方法； (2)設(shè)計 采用 的是硬件描述 語言； (3)具有邏輯綜合和優(yōu)化的功能； (4)采用開放性和標準化的軟件結(jié)構(gòu) 。伴隨著計算機技術(shù)的發(fā)展，電子設(shè)計自動化 (EDA)技術(shù)開 始有了發(fā)展，并很快在工程實踐中得到應用 。 MFSK 的解調(diào)也有相干解調(diào)和非相干解調(diào)兩種，典型的方法是包絡(luò)檢波法和過零檢測法，在此，不做詳細的介紹 。然后，通過一個比較 選擇 器，選擇性接通不同頻率的載波信號，假定載波與輸入二進制碼的映射關(guān)系如下： 00 映射為 F1 01 映射為 F2 10 映射為 F3 11 映射為 F4 這樣就形成了頻率不同的調(diào)制信號，每一個頻率代表著一種碼序列，對于 MFSK 信號的調(diào)制，也 是如此，只不過比 4FSK 的二進制碼序多