【導(dǎo)讀】通信行業(yè)快速發(fā)展，信號調(diào)制技術(shù)不斷發(fā)展，通信系統(tǒng)設(shè)計方法不斷進(jìn)步，F(xiàn)PGA/CPLD技術(shù)隨之誕生。在本篇論文中，講述的正是基于FPGA/CPLD的FSK調(diào)制。法予以實現(xiàn)；在信號的解調(diào)制端則采用基本的過零檢測法來設(shè)計實現(xiàn)。EPF10K10L84目標(biāo)芯片上進(jìn)行了物理電路的驗證。經(jīng)驗證，結(jié)果正確。

　　

【正文】 數(shù)據(jù)類型 數(shù)據(jù)類型說明 STD_LOGIC 工業(yè)標(biāo)準(zhǔn)的邏輯類型，可以描述三態(tài)及不定態(tài)，由 IEEE庫 STD_LOGIC_1164 程序包定義 STD_LOGIC_VECTOR 工業(yè)標(biāo)準(zhǔn)邏輯向量類型，是 STD_LOGIC 的組合 INTEGER 整形，可以作為循環(huán)計數(shù)或常量，通常不作 I/O 信號 BOOLEAN 布爾型類型，取值為 TRUE/FALSE 22 710 行是結(jié)構(gòu)體部分， 是對實體部分實現(xiàn)的功能的動作的具體描述，描述的是硬件結(jié)構(gòu)、元件之間的互聯(lián)關(guān)系、實體所完成的邏輯功能以及數(shù)據(jù)的傳輸變換等方面的內(nèi)容 。具體編寫結(jié)構(gòu)體的時候可 以從其中 的某一方面來描述。結(jié)構(gòu)體對實體的輸入輸出關(guān)系描述有三種方式：行為描述方式、數(shù)據(jù)流描述方式和結(jié)構(gòu)描述方式。格式如下所示： ARCHITECTURE 結(jié)構(gòu)體名 OF 實體名 [定義語句 ] BEGIN 并行處理語句； END 結(jié)構(gòu)體名； 在綜合 時 ，一個實體中一般只能具有一個結(jié)構(gòu)體，實體名必須和實體說明中的實體名一致。結(jié)構(gòu)體的定義語句必須位于 ARCHITECTURE 和 BEGIN 之間，用于對結(jié)構(gòu)體中使用的 SIGNAL、 CONSTANT、數(shù)據(jù)類型、元件等進(jìn)行定義 ，這個不是必須的，可以沒有定義語句。 在 VHDL 中的表示符，諸如端口名，實體名，結(jié)構(gòu)體名，變量名等都需要遵循 VHDL的命名規(guī)則，以下以 VHDL87 版為例，說明命名的規(guī)則： ⑴使用的有效的字符為 A～ Z 和 a～ z 的英文字符、 0～ 9 數(shù)字和 “ _” ； ⑵任何標(biāo)識符需以英文字母開頭，以字母或者數(shù)字結(jié)尾； ⑶ “ _” 不能連用； ⑷不能和 VHDL 語言的關(guān)鍵字重名； ⑸ 標(biāo)識符的英文字母 不 分大小寫。 VHDL93 版的規(guī)則是在 VHDL87 版的基礎(chǔ)上進(jìn)行了一定的拓展，但 VHDL93 版的標(biāo)準(zhǔn)不一定能被綜合其綜合，在此不作介紹。 23 4 FSK 的 FPGA 實現(xiàn) FSK 的實現(xiàn) FPGA 實現(xiàn)的 FSK 設(shè)計 概述 如第二章節(jié)所講， FSK 調(diào)制的實現(xiàn)方式很多，諸如開關(guān)鍵控法、數(shù)字門電路實現(xiàn)法和直接數(shù)字調(diào)頻法 ，在本篇論文 所講述的設(shè)計中 ，采用的是 開關(guān) 鍵控法，這種方法相對其它方法，在 VHDL 中更容易實現(xiàn) 。 結(jié)合 VHDL 的特殊性，在本文的設(shè)計中并不是采用正弦波作為調(diào) 制波的，而是通過基本時鐘進(jìn)行分頻而得到調(diào)制波 F1， F2， … Fm的，F(xiàn) F2… Fm 本身是方波，具體的說， F F2… Fm 是均勻方波； FSK 的解調(diào)有非相干解調(diào)的過零檢測法和包絡(luò)檢波法，還有同步檢波法，在本篇論文的設(shè)計中采用的是過零檢測法。如下對 VHDL 設(shè)計的思路作以說明。 調(diào)制器的輸入信號 ()xt 經(jīng)過比較，若 ()xt =0，輸出一個 頻率 的方波，當(dāng) ()xt =1，輸出另一個頻率的波形，最后將信號輸出，系統(tǒng)圖如圖 41 所示 ，對于 MFSK 調(diào)制，只是在取樣后多了一個串并轉(zhuǎn)換電路而已，在此不再單獨給出框圖 。 圖 41 調(diào)制器系統(tǒng)框圖 解調(diào)器的輸入信號已經(jīng)是 “ 0” 、 “ 1” 形式的數(shù)字信號，雖然用的是過零 檢測法來實現(xiàn)，但是在本次論文的設(shè)計中，和傳統(tǒng)的過零檢測法不同， 因 為輸入信號并不是正弦形式的信號，特此，也就免去了 放大限幅電路部分，微分電路部分 、脈沖形成電路部分。并且，并沒有統(tǒng)計每一次跳變，而只是統(tǒng)計了上升沿的數(shù)目，從而，根據(jù)這個的多少來進(jìn)行解調(diào)，系統(tǒng)框圖如圖 42 所示 ，圖中僅以 2FSK 為例，對于 MFSK 只是在解調(diào)的二位二進(jìn)制后邊多了一個并串轉(zhuǎn)換電路而已 。 圖 42 過零檢測法系統(tǒng)框圖 FPGA 實現(xiàn)的 FSK 設(shè)計 在本論文的程序設(shè)計中 為了突出 VHDL 語 言的 元 件例化，特此在 調(diào)制 器 的設(shè)計中使判 斷 形 成 電 路2 F S K跳 變 計 數(shù) 電 路()xt比 較 電 路調(diào) 制 波 形 輸 出電 路時 鐘 電 路取 樣()調(diào) 制 信 號生 成 電 路()ixT ()yt 24 用了這一技術(shù)，在調(diào)制和解調(diào)器的設(shè)計中都用到了進(jìn)程。 設(shè)計的程序如下所述： 1） 2FSK 調(diào)制器 在調(diào)制 器 的設(shè)計中，含有 “ CLK” 的是系統(tǒng)時鐘管腳，頂層模塊中， CLK 就是整個系統(tǒng)的外部系統(tǒng)時鐘輸入端，提供系統(tǒng)的工作時鐘，提供給調(diào)制信號生成模塊的基本信號 ， RST 是調(diào)制器的使能端輸入信號。 調(diào) 制信號生成模塊對輸入的信號進(jìn)行分頻，形成F1 和 F2 的調(diào)制信號，在程序中，含有 “ F1” 、 “ F2” 的端口是 F F2 的生成和模塊中傳輸?shù)男盘?。 圖 43(a) 調(diào)制器網(wǎng)表圖 圖 43(b) 調(diào)制器網(wǎng)表圖 C L K _ 1R S T _ 1F 1 _ 1F 2 _ 1C L K _ 2F 1 _ 2F 2 _ 2I N S I G N A L _ 2R S T _ 2Y _ 2CLKYF S K M D E : U 2F _ D I V : U 1I N S I G N A LR S TA [ 3 . . 0 ]B [ 3 . . 0 ]O U T [ 3 . . 0 ]A D D E RD QP R EE N AC L RA [ 3 . . 0 ]B [ 3 . . 0 ]O U TE Q U A LDE N AQP R EC L RDE N AQP R EC L RSELD A T A AD A T A BO U T 0M U X 2 1A d d 04 39。 h 1 C O U N T ER [ 3 . . 0 ]F 2 _ 1 ~r e g 0C L K_ 1R ST _ 1F 1 _ 1F 2 _ 1C O U N T ER ~[ 3 . . 0 ]4 39。 h 0 Eq u a l 04 39。 h F F 1 _ 1 ~r e g 001DE N AQP R EC L RY _ 2 ~ 0Y _ 2 ~ re g 0C L K _ 2F 1 _ 2F 2 _ 2R S T _ 2I N S I G N A L _ 2Y _ 2 25 圖 43(c) 調(diào)制器網(wǎng)表圖 在分頻模塊 F_DIV，設(shè)定了 F1_1 為系統(tǒng)時鐘 CLK_1 的 8 分頻， F2_1 為系統(tǒng)時鐘CLK_1 的 16 分頻； 模塊 FSKMDE 實現(xiàn)的是根據(jù)輸入信號，給出輸出信號。操作具體是 根據(jù)輸入信號 (基帶信號 )二進(jìn)制 ‘ 0’‘ 1’ 的情況 ， 當(dāng)輸入為 ‘ 0’ 時 ， 輸出信號接通F1 載波信號，而當(dāng)輸入信號為 ‘ 1’ 時，輸出信號接通 F2，這樣就 實現(xiàn) 了 整個調(diào)制器的設(shè)計， 圖 43(a)給出了頂層模塊 FSK_MD 的網(wǎng)表信息，圖 43(b)給出了分頻模塊的具體構(gòu)造，圖 43(c)給出了調(diào)制信號形成模塊的網(wǎng)表圖 。 2） 2FSK 解調(diào)器 在 2FSK 解調(diào)器的 設(shè)計中 ， 含有 INSIGNAL 字符的特殊標(biāo)示符 為輸入的已調(diào)信號，YOUT 為輸出的解調(diào)制信號， CLK 是解調(diào)制器的系統(tǒng)時鐘， RST 是解調(diào)器的使能端。在解調(diào)器內(nèi)部，定義了兩個信號 COUNT_CLK 和 COUNT_INS， COUNT_CLK 是用來統(tǒng)計系統(tǒng)時鐘的上升沿的數(shù)目， COUNT_INS 是為了計算輸入的已調(diào) 制信號的上升沿 ,也即輸入信號的波形變化，而實際映射的是輸入信號的頻率信息 ，通過比較 每八個系統(tǒng)時鐘周期內(nèi)的輸入信號的周期數(shù)，相應(yīng)的輸出 ‘ 0’‘ 1’ 信息 ， 從而實現(xiàn)解調(diào)器的解調(diào) 。解調(diào)器的電路網(wǎng)表圖如圖 43(d)所示。 圖 43(d) 解調(diào)器網(wǎng)表圖 3） 4FSK 的調(diào)制器 在 4FSK 的 調(diào)制器 設(shè)計中，所使用的依然是直接頻移鍵控法。如前第二章節(jié)所講，4FSK 要解決的一個問題是把串行輸入的信號先進(jìn)行轉(zhuǎn)換，形成可以表述四個有效數(shù)碼的二位二進(jìn)制 00、 0 11，也即串并轉(zhuǎn)換電路，所以針 對于 4FSK 的調(diào)制器設(shè)計，分為三個模塊：輸入信號的串并轉(zhuǎn)換模塊 CTOB、載波信號產(chǎn)生模塊 RISING_F 和 4FSKA [ 3 . . 0 ]B [ 3 . . 0 ]O U T [ 3 . . 0 ]A D D E RA [ 2 . . 0 ]B [ 2 . . 0 ]O U T [ 2 . . 0 ]A D D E RD QP R EE N AC L RD QP R EE N AC L RA [ 3 . . 0 ]B [ 3 . . 0 ]O U TE Q U A LA [ 3 . . 0 ]B [ 3 . . 0 ]O U TE Q U A LA [ 3 . . 0 ]B [ 3 . . 0 ]O U TE Q U A LC I NA [ 2 . . 0 ]B [ 2 . . 0 ]O U TL E S S _ T H A N1DE N AP R EC L RQSELD A T A AD A T A BO U T 0M U X 2 1SELD A T A AD A T A BO U T 0M U X 2 1A d d 04 39。 h 1 co m b ~0co m b ~1C O U N T _ I N S[ 2 . . 0 ]Eq u a l 04 39。 h 9 Eq u a l 24 39。 h 8 L e s s T h a n 03 39。 h 2 p ro ce s s 1 ~0Y O U $ l a t chC O U N T _ C L K~[ 3 . . 0 ]4 39。 h 8 CLKR STI N SI G N A LY O UEq u a l 14 39。 h 0 C O U N T _ C L K[ 3 . . 0 ]C O U N T _ C L K~[ 7 . . 4 ]4 39。 h 0 A d d 13 39。 h 1 26 的比較調(diào)制輸出模塊 FSK_MDOUT。各模塊的網(wǎng)表圖如圖 44(a)、 (b)、 (c)所示， 44(d)給出了各模塊之間的連接圖。 A [ 6 . . 0 ]B [ 6 . . 0 ]O U T [ 6 . . 0 ]A D D E RD QP R EE N AC L RA [ 6 . . 0 ]B [ 6 . . 0 ]O U TE Q U A LA [ 6 . . 0 ]B [ 6 . . 0 ]O U TE Q U A LA [ 6 . . 0 ]B [ 6 . . 0 ]O U TE Q U A LDE N AQP R EC L RDE N AQP R EC L RSELD A T A AD A T A BO U T 0M U X 2 1C O U N T ER _ I N C L K[ 6 . . 0 ]Eq u a l 07 39。 h 6 3 node1node2C O U N T ER _ BU F T R A N S[ 1 ]C L K_ CR ST _ CEq u a l 17 39。 h 4 1 I N _ C T O B[ 1 . . 0 ]C O U N T ER _ BU F T R A N S[ 0 ]C O U N T ER _ I N C L K~ [ 6 . . 0 ]7 39。 h 0 0 A d d 07 39。 h 0 1 I N SI G N _ 1Eq u a l 27 39。 h 0 F 圖 44(a) 4FSK 調(diào)制器 串并轉(zhuǎn)換模塊 CTOB A [ 1 . . 0 ]B [ 1 . . 0 ]O U T [ 1 . . 0 ]A D D E RA [ 2 . . 0 ]B [ 2 . . 0 ]O U T [ 2 . . 0 ]A D D E RA [ 3 . . 0 ]B [ 3 . . 0 ]O U T [ 3 . . 0 ]A D D E RA [ 3 . . 0 ]B [ 3 . . 0 ]O U T [ 3 . . 0 ]A