【正文】 可得其狀態(tài)方程為：式中 M 為微分延遲因子，工程上一般取值 1 或 2。這里取值 M=1，且梳狀濾波器部分在低采樣率 /sf R = 下工作，以 /sf R 為參照，則單級(jí)梳狀濾波器狀態(tài)方程為：由式（319）可以看出，在 FPGA 中實(shí)現(xiàn)梳狀濾波器使用觸發(fā)器用于延時(shí)及減法器即可，實(shí)現(xiàn)結(jié)構(gòu)如圖 323 梳狀濾波器部分所示。 以sf 為參照，由式（315）和（317）可得整個(gè) CIC 抽取濾波器的傳輸函數(shù)為：通過(guò)級(jí)聯(lián)積分梳狀（CIC）濾波器的處理，實(shí)現(xiàn)了對(duì)混頻后的 I、Q 數(shù)據(jù)的低通濾波及降低采樣率功能。 頻率檢測(cè)器 頻率檢測(cè)器，設(shè)計(jì)用于對(duì)輸入 FSK 載波信號(hào)的頻率進(jìn)行檢測(cè)，以判斷接收到的 FSK 信號(hào)對(duì)應(yīng)數(shù)字碼元‘0’還是‘1’，頻率檢測(cè)器的實(shí)現(xiàn)結(jié)構(gòu)如圖 所示。使用 CIC 抽取濾波器輸出的指示信號(hào) valid_IQ 將 I、Q 數(shù)據(jù)分離出來(lái)，得到信號(hào) I_data 和 Q_data 輸入頻率檢測(cè)器。圖 324 中上支路的乘法器為 I ( n ? 1) Q ( n)，下支路的乘法器為 I ( n ) Q ( n? 1)，因此頻率檢測(cè)器輸出的結(jié)果為：將輸出結(jié)果截掉部分低位數(shù)據(jù)位，得到截?cái)嗪蟮?16 位信號(hào) freq_det，如果信號(hào)freq_det 對(duì)應(yīng)數(shù)值為負(fù)值，則接收到的 FSK 載波信號(hào)對(duì)應(yīng)數(shù)字碼元‘0’；如果信號(hào)freq_det 對(duì)應(yīng)數(shù)值為正值，則接收到的 FSK 載波信號(hào)對(duì)應(yīng)數(shù)字碼元‘1’。 功率檢測(cè)器 功率檢測(cè)器，設(shè)計(jì)用于對(duì)輸入 FSK 載波信號(hào)的功率進(jìn)行計(jì)算檢測(cè)，測(cè)出的功率值輸出用于后續(xù)處理。功率檢測(cè)器的實(shí)現(xiàn)結(jié)構(gòu)如圖 所示。將 I、Q 數(shù)據(jù)分離后得到的信號(hào) I_data 和 Q_data 輸入功率檢測(cè)器，使用乘法器和加法器計(jì)算出輸入 FSK 載波信號(hào)的功率。計(jì)算公式如下：將計(jì)算結(jié)果截掉部分低位數(shù)據(jù)位，得到截?cái)嗪蟮?16 位信號(hào) freq_pow，將信號(hào)freq_pow(15:0)分別輸出給除法器和判決器，用于后續(xù)處理。 除法器 除法器使用頻率檢測(cè)器輸出的信號(hào) freq_det 作被除數(shù)，功率檢測(cè)器輸出的信號(hào)freq_pow 作除數(shù)，進(jìn)行除法運(yùn)算。通過(guò)除法器 freq_det 除以接收到 FSK 信號(hào)的功率值 freq_pow，可以去除因輸入 FSK 信號(hào)功率不同而對(duì)頻率檢測(cè)產(chǎn)生的影響，因而經(jīng)除法器計(jì)算后輸出的結(jié)果信號(hào) quotient 將只包含頻率信息。通過(guò) Altera FPGA 開(kāi)發(fā)軟件 Quartus II 中集成的 IP 工具可以生成除法器的 IP核，因此除法器的設(shè)計(jì)使用經(jīng)嚴(yán)格測(cè)試和優(yōu)化設(shè)計(jì)過(guò)的 IP 核，可以有效降低設(shè)計(jì)和調(diào)試的工作量，減少項(xiàng)目開(kāi)發(fā)時(shí)間和成本，提高開(kāi)發(fā)效率。 MFSK解調(diào)程序library ieee。use 。use 。use 。entity PL_MPSK2 isport(clk :in std_logic。 系統(tǒng)時(shí)鐘 start :in std_logic。 同步信號(hào) x :in std_logic。 調(diào)制信號(hào) y :out std_logic)。 基帶信號(hào)end PL_MPSK2。architecture behav of PL_MPSK2 issignal q:integer range 0 to 7。 計(jì)數(shù)器signal xx:std_logic_vector(2 downto 0)。 加法器signal yyy:std_logic_vector(1 downto 0)。 2位并行基代信號(hào)寄存器signal yy:std_logic_vector(2 downto 0)。 寄存xx數(shù)據(jù)beginprocess(clk)beginif clk39。event and clk=39。139。 then if start=39。039。 then q=0。 elsif q=0 then q=1。yy=xx。 y=yyy(0)。 把加法計(jì)數(shù)器的數(shù)據(jù)送入yy寄存器 if x=39。039。 then xx=001。 else xx=000。 end if。 elsif q=2 then q=3。 if x=39。039。 then xx=xx+001。 end if。 elsif q=4 then q=5。 y=yyy(1)。 if x=39。039。 then xx=xx+010。 end if。 elsif q=6 then q=7。 if x=39。039。 then xx=xx+011。 end if。 else q=q+1。 end if。end if。end process。process(yy) beginif clk=39。139。 and clk39。event then if yy=101 then yyy=00。 yy寄存器“101”對(duì)應(yīng)基帶碼“00” elsif yy=011 then yyy=01。 yy寄存器“011”對(duì)應(yīng)基帶碼“01” elsif yy=010 then yyy=10。 yy寄存器“010”對(duì)應(yīng)基帶碼“10” elsif yy=100 then yyy=11。 yy寄存器“100”對(duì)應(yīng)基帶碼“11” else yyy=00。 end if。end if。end process。 end behav。 解調(diào)程序仿真圖及注釋 MFSK解調(diào)VHDL程序仿真全圖 MFSK解調(diào)VHDL程序仿真局部放大圖注：中間信號(hào)yy 與yyy的關(guān)系為：5對(duì)應(yīng)“00”；3對(duì)應(yīng)“01”；2對(duì)應(yīng)“10”；4對(duì)應(yīng)“11”。由仿真結(jié)果圖可以看出，計(jì)數(shù)值count_rom由 458 開(kāi)始遞減計(jì)數(shù)，在剛發(fā)生跳變時(shí)，輸出的頻率控制字保持 2763 未發(fā)生變化。發(fā)生跳變的一定時(shí)鐘周期后，輸出的頻率控制字信號(hào) mod_phase_step 開(kāi)始發(fā)生漸進(jìn)式變化，最后輸出的 FSK 信號(hào)開(kāi)始由碼元‘1’對(duì)應(yīng)波形頻率2f = 向碼元‘0’對(duì)應(yīng)波形頻率1f = 平滑變換。通過(guò)對(duì)調(diào)制器進(jìn)行功能仿真，并仔細(xì)檢查分析仿真結(jié)果，可以驗(yàn)證調(diào)制器能夠根據(jù)輸入的數(shù)字基帶信號(hào)變化，輸出正確頻率的 FSK 信號(hào)，同時(shí)能夠在兩個(gè)碼元對(duì)應(yīng)不同頻率的正弦波形信號(hào)之間實(shí)現(xiàn)平滑變換，為具有連續(xù)相位的 FSK 信號(hào)。調(diào)制器功能符合設(shè)計(jì)要求。第五章 結(jié)論隨著現(xiàn)代社會(huì)的信息化水平不斷提高，全社會(huì)對(duì)通信的需求越來(lái)越大，推動(dòng)作為數(shù)字通信系統(tǒng)中關(guān)鍵技術(shù)之一的數(shù)字調(diào)制技術(shù)快速發(fā)展。FSK 是在數(shù)據(jù)量較小、數(shù)據(jù)率較低、短距離傳輸?shù)耐ㄐ蓬I(lǐng)域有著廣泛應(yīng)用的一種重要數(shù)字調(diào)制方式，為適應(yīng)當(dāng)前現(xiàn)代數(shù)字通信系統(tǒng)出現(xiàn)的新需求和要求，F(xiàn)SK 數(shù)字調(diào)制技術(shù)也在不斷持續(xù)快速發(fā)展。本文首先對(duì)課題的研究背景與意義進(jìn)行了必要的介紹。然后對(duì) FSK 數(shù)字調(diào)制系統(tǒng)進(jìn)行理論的研究與分析，論述了脈沖輸出直接合成和只讀存儲(chǔ)器查找表合成兩種基本合成方式 DDS 的原理，同時(shí)論述了 FSK 的基本原理，并介紹了 FSK 信號(hào)產(chǎn)生的開(kāi)關(guān)選擇法和直接調(diào)頻法兩種調(diào)制方式，由此對(duì)產(chǎn)生 FSK 信號(hào)的相位連續(xù)性進(jìn)行了相應(yīng)的分析，接著分別介紹了相干解調(diào)和非相干解調(diào)的幾種常用解調(diào)方式。在理論研究分析的基礎(chǔ)上，提出了一種基于 FPGA 的 FSK 數(shù)字調(diào)制系統(tǒng)設(shè)計(jì)，采用自頂向下的設(shè)計(jì)方法，將系統(tǒng)劃分為 DDS 模塊、調(diào)制器模塊和解調(diào)器模塊，對(duì)三個(gè)大模塊的整體結(jié)構(gòu)及其子模塊設(shè)計(jì)進(jìn)行了詳細(xì)的論述，并進(jìn)行了軟件功能仿真驗(yàn)證。在代碼設(shè)計(jì)完成的基礎(chǔ)上，最后論述了系統(tǒng)在 FPGA 實(shí)驗(yàn)開(kāi)發(fā)板上的硬件實(shí)現(xiàn)與測(cè)試。從方案討論到系統(tǒng)的代碼設(shè)計(jì)，再通過(guò) FPGA 實(shí)驗(yàn)開(kāi)發(fā)板的反復(fù)測(cè)試調(diào)試，最終成功完成了本論文項(xiàng)目設(shè)計(jì)。經(jīng)多次測(cè)試表明，本論文設(shè)計(jì)的 FSK 數(shù)字調(diào)制系統(tǒng)能夠完成 FSK 調(diào)制和解調(diào)功能，正常穩(wěn)定的工作，實(shí)現(xiàn)了設(shè)計(jì)目標(biāo)，已能在工程上實(shí)際應(yīng)用。參考文獻(xiàn)[1] :人民郵電出版社,2006，58 [2] FSK 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