【正文】 x = 1 。 x = 0 。 x = 0 。 x = 1 。 x = 1 。 30。 rst_n=0。 always 5 clk=~clk。 reg x。 reg clk。 end delta_m uu1( clk, rst_n, x, data)。 f_f = $fopen( 天津大學(xué)仁愛學(xué) 院 2020 屆 本科生畢業(yè)設(shè)計(jì)（論文） 23 10 $fmonitor( f_f , %d ,data )。 end integer f_f。 30。 30。 30。 30。 30。 30。 30。 30。 30。 30。 30。 30。 30。 30。 30。 30。 30。 30。 30。 30。 30。 rst_n = 1。 x=0。 initial begin 天津大學(xué)仁愛學(xué) 院 2020 屆 本科生畢業(yè)設(shè)計(jì)（論文） 22 clk=0。 wire data。 reg rst_n。 增量調(diào)制 在 Quartus Ⅱ 上實(shí)現(xiàn)的電路圖 增量調(diào)制 天津大學(xué)仁愛學(xué) 院 2020 屆 本科生畢業(yè)設(shè)計(jì)（論文） 20 圖 51 增量調(diào)制在 quartus Ⅱ 上實(shí)現(xiàn)的電 路圖 增量解調(diào) 圖 52 增量解調(diào)在 quartus Ⅱ 上實(shí)現(xiàn)的電 路圖 天津大學(xué)仁愛學(xué) 院 2020 屆 本科生畢業(yè)設(shè)計(jì)（論文） 21 圖 53 增量解調(diào)在 quartus Ⅱ 上實(shí)現(xiàn)的 電 路圖 測(cè)試程序 `timescale 1ns/1ps module delta_m_tb。 ModelSim SE 支持 PC、 UNIX 和 LINUX 混合平臺(tái)；提供全面完善以及高性能的驗(yàn)證功能；全面支持業(yè)界廣泛的標(biāo)準(zhǔn)； Mentor Graphics 公司提供業(yè)界最好的技術(shù)支持與服務(wù)。 ModelSim 分幾種不同的版本： SE、 PE、 LE 和 OEM，其 中 SE 是最高級(jí)的版本，而集成在 Actel、 Atmel、 Altera、 Xilinx 以及 Lattice 等 FPGA 廠商設(shè)計(jì)工具中的均是其 OEM 版本。它采用直接優(yōu)化的編譯技術(shù)、 Tcl/Tk 技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺(tái)無關(guān)，便于保護(hù) IP 核，個(gè)性化的圖形界面和用戶接口，為用戶加快調(diào)錯(cuò)提供強(qiáng)有力的手段，是 FPGA/ASIC 設(shè) 計(jì)的首選仿真軟件。 通過 Quartus II 上 進(jìn)行仿真，可以得出仿真的電路圖，而且能把源程序下載到芯片中。改進(jìn)了軟件 的 LogicLock模塊 設(shè)計(jì)功能，增添了 FastFit編 譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于 Inter 的協(xié)作設(shè)計(jì)。 Quartus II 提 供了完全 集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括： 可利用原理圖、結(jié)構(gòu)框圖、 VerilogHDL、 AHDL 和 VHDL 完成電路描述，天津大學(xué)仁愛學(xué) 院 2020 屆 本科生畢業(yè)設(shè)計(jì)（論文） 18 并將其保存為設(shè)計(jì)實(shí)體文件； 芯片（電路）平面布局連線編輯； LogicLock 增量設(shè)計(jì)方 法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對(duì)原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊； 功能強(qiáng)大的邏輯綜合工具； 完備的電路功能仿真與時(shí)序邏輯仿真工具； 定時(shí) /時(shí)序分析與關(guān)鍵路徑延時(shí)分析； 可使用 SignalTap II 邏 輯分析工具進(jìn)行嵌入式的邏輯分析； 支持 軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件； 使用組合編譯方式可一次完成整體設(shè)計(jì)流程； 自動(dòng)定位編譯錯(cuò)誤； 高效的期間編程與驗(yàn)證工具； 可讀入標(biāo)準(zhǔn)的 EDIF 網(wǎng)表文件、 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件； 能生成第三方 EDA 軟件使用的 VHDL 網(wǎng) 表文件和 Verilog 網(wǎng)表文件。 Altera 在 Quartus II 中包含了許多諸如 SignalTap II、 Chip Editor 和 RTL Viewer 的 設(shè)計(jì)輔助工具，集成了 SOPC 和 HardCopy 設(shè)計(jì)流程，并且繼承了 Maxplus II 友好的圖形界面及簡便的使用方法。 Maxplus II 作為 Altera 的上一代 PLD 設(shè)計(jì) 軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。對(duì)第三方 EDA 工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方 EDA 工具。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。 Quartus II 軟件簡介 Quartus II 是 Altera公司的綜合性 PLD/FPGA開 發(fā)軟件，支持原理圖、 VHDL、Verilog HDL 以及 AHDL（ Altera Hardware Description Language） 等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD 設(shè)計(jì)流程。 ? 提供強(qiáng)有力的文件讀寫能力。 天津大學(xué)仁愛學(xué) 院 2020 屆 本科生畢業(yè)設(shè)計(jì)（論文） 17 ? 對(duì)高級(jí)編程語言結(jié)構(gòu)，例如條件語句、情況語句和循環(huán)語句，語言中都可以使用。 ? Verilog HDL 還具有內(nèi)置邏輯函數(shù)，例如 amp。 ? 能夠使用門和模塊實(shí)例化語句在結(jié)構(gòu)級(jí)進(jìn)行結(jié)構(gòu)描述。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報(bào)告消息。 ? 同一語言可用于生成模擬激勵(lì)和指定測(cè)試的驗(yàn)證約束條件，例如輸入值的指定。 ? 設(shè)計(jì)能夠在多個(gè)層次上加以描述，從開關(guān)級(jí)、門級(jí)、寄存器傳送級(jí)（ RTL）到算法級(jí)，包括進(jìn)程和隊(duì)列級(jí)。 ? Verilog HDL 語言的描述能力能夠通過使用編程語言接口（ PLI）機(jī)制進(jìn)一步擴(kuò)展。 ? Verilog HDL 不再是某些公司的專有語言而是 IEEE 標(biāo)準(zhǔn)。 ? 能夠描述層次設(shè)計(jì)，可使用模塊實(shí)例結(jié)構(gòu)描述任何層次。 ? Verilog HDL 中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。 ? 可采用三種不同方式或混合方式對(duì)設(shè)計(jì)建模。 ? 開關(guān)級(jí)基本結(jié)構(gòu)模型，例如 pmos 和 nmos 等也被內(nèi)置在語言中。 ? 用戶定義原語（ UDP）創(chuàng)建的靈活性?，F(xiàn)在 Cadence 對(duì)于 Gateway 公司的 Verilog 和 VerilogXL 模 擬器擁有全部的財(cái)產(chǎn)權(quán)。 Verilog 是由 en:Gateway Design Automation 公司 于大 約 1984 年 開始發(fā)展。 Verilog HDL 適合算法級(jí) ，寄存器級(jí)，邏輯級(jí)，開關(guān)級(jí)、系統(tǒng)級(jí)和版圖級(jí)等各個(gè)層次的設(shè)計(jì)和描述． Verilog HDL 進(jìn)行設(shè) 計(jì)最大的優(yōu)點(diǎn)是其工藝無關(guān)性．這使得工程師在功能設(shè)計(jì)，邏輯驗(yàn)證階段可以不必過多考慮門級(jí)及工藝實(shí)現(xiàn)的具體細(xì)節(jié)，只需根據(jù)系統(tǒng)設(shè)計(jì)的要求施加不同的約束條件，即可設(shè)計(jì)出實(shí)際電路． Verilog HDL 是一 種硬件描述語言 (hardware description language)，為了制作數(shù)字電路而用來描述 ASICs 和 FPGA 的 設(shè)計(jì)之用。所以，我們?cè)谶@用 Verilog 語言 對(duì)其進(jìn)行編程。兩種 HDL 均為 IEEE 標(biāo)準(zhǔn)。 Verilog HDL和 VHDL 是目前世界上最流行的兩種硬件描述語言，都是在 20 世紀(jì) 80 年 代中期開發(fā)出來的。 天津大學(xué)仁愛學(xué) 院 2020 屆 本科生畢業(yè)設(shè)計(jì)（論文） 15 第五章 仿真實(shí)現(xiàn) 本增量調(diào)制與解調(diào)是基于 FPGA 實(shí)現(xiàn)的，所以運(yùn)用 verilog HDL 語言分別對(duì)增量調(diào)制與解調(diào)在 quartus Ⅱ 上進(jìn)行編程，然后在 ModelSim PE 軟件上進(jìn)行調(diào)制，驗(yàn)證程序是可行性，最后在 quartus Ⅱ 上進(jìn)行實(shí)現(xiàn)。由此可見，簡單增量調(diào)制系統(tǒng)的傳輸過程中， 不僅包含有量化噪聲，而且還包含有誤碼噪聲，這一點(diǎn)是進(jìn)行抗噪聲性能分析的根據(jù)。當(dāng)然，如果不存在誤碼， 與 的波形就是完全相同的，即便如此，經(jīng)過低通 濾波器以后也不能完全恢復(fù)出 ，而只能恢復(fù)出 ，這是由量化引起的失真。 接收到增量調(diào)制信 號(hào) 以后，經(jīng)過脈沖發(fā)生器將二進(jìn)制碼序列變換成全占空的雙極性碼，然后加到譯碼器 (積分器 )得 到 這個(gè) 鋸齒形波，再經(jīng)過低通濾波器即可得輸出電壓 。 比較電路 f(iΔt)和 f′(iΔt_)的 差值，可以用一個(gè)比較電路（減法器）來完成。 積分器 無 論是編碼器中的積分器，還是譯碼器中的積分器，都可以利 用 RC 電路實(shí)現(xiàn)。(t)由 本地譯碼器產(chǎn)生。(t)＞ 0 輸出 “ 1” ； x(t) x180。發(fā)送端編碼器由相減器、判決器、積分器及脈沖發(fā)生器（極性變換電路）組成的一個(gè)閉環(huán)反饋電路。通常， ΔM系統(tǒng)中的抽樣頻率要比 PCM系統(tǒng)的抽樣頻率高得多 (通常要高兩倍以上 )。因此， 值應(yīng)適當(dāng)選取，不能太大。 對(duì)于一般量化噪聲，由圖 32(a)不難看出，如果 增大則這個(gè)量化噪聲就會(huì)變大， 小則 噪聲小。因此，為了不發(fā)生過載現(xiàn)象，則必須使 和 的乘積達(dá)到一定的數(shù)值，以使信號(hào)實(shí)際斜率不會(huì)超過這個(gè)數(shù)值。顯然，當(dāng)譯碼器的最大跟蹤斜率大于或等于模擬信號(hào) x(t)的最大變化斜率時(shí)，即 ： 天津大學(xué)仁愛學(xué) 院 2020 屆 本科生畢業(yè)設(shè)計(jì)（論文） 13 (310) 譯碼器輸出 能夠跟上輸入信號(hào) 的變 化，不會(huì)發(fā)生過載 現(xiàn)象，因而不會(huì)形成很大的失真。為此，需要對(duì) 系統(tǒng)中的量化過程和系統(tǒng)的有關(guān)參數(shù)進(jìn)行分析。 過載噪聲 過載量化噪聲 (有時(shí)簡稱過載噪聲 )發(fā)生在模擬信號(hào)斜率陡變時(shí)，由于量化階是固定的，而且每秒內(nèi)臺(tái)階數(shù)也是確定的，因此，階梯電壓波形就有可能跟 不上信號(hào)的變化，形成了包含很大失真的階梯電壓波形，這樣的失真稱為 過載現(xiàn)象 ，也稱過載噪聲，如果無過載噪聲發(fā)生，則模擬信號(hào)與階梯波形之間的誤差就是一般的量化噪聲， ，可以統(tǒng)稱其為量化噪 。 如圖 3 所示的量化過程，本地譯碼器輸出與輸入的模擬信號(hào)作差，就可以得到量化誤差 e(t)，具體計(jì)算方法為： ， 的波形 是一個(gè)隨機(jī)過程。 量化 噪聲 在分析 ΔM系統(tǒng)量化噪聲時(shí)，通常假設(shè)信道加性噪聲很小，不造成誤碼。這樣，通過低通濾波器 (截止頻率為 )之后的輸出量化噪聲功率為： (33) 設(shè)信號(hào)工作于臨界狀態(tài)，則對(duì)于頻率為 的正弦信號(hào)來說，結(jié)合式 (638)給出的信號(hào)幅值最大值，可以推導(dǎo)出信號(hào)最大輸出功率： (34) 利用式 (643)和式 (644)經(jīng)化簡和近似處理之后，可以得 系統(tǒng)最大量化信噪比： (35) 誤碼信噪比 由誤碼產(chǎn)生的噪聲功率計(jì)算起來比較復(fù)雜，因此，這里僅給出計(jì)算的思路和結(jié)論，詳細(xì)的推導(dǎo)和分析請(qǐng) 讀者參閱有關(guān)資料。假積分器 低通濾波P o ( t ) f ( t )′ f o ( t )( a ) 增 量 解 調(diào)器 ( 譯碼器 ) 框圖t0f ( t )′( b ) 各點(diǎn)波形f o ( t )天津大學(xué)仁愛學(xué) 院 2020 屆 本科生畢業(yè)設(shè)計(jì)（論文） 11 設(shè)在此區(qū)域內(nèi)量化噪聲為均勻分布，于是 e(t) 的一維概率密度函數(shù)為： (31) 因而 e(t) 的 平均功率可表示成： (32) 應(yīng)當(dāng)注意，上述的量化噪聲功率并不是系統(tǒng)最終輸出的量化噪聲功率，從圖4 可以看到，譯碼輸出端還有一個(gè)低通濾波器，因此，需要將低通濾波器對(duì)輸出量化噪聲功率的影響考慮在內(nèi)。 量化信噪比 從前面的分析可知，量化誤差有兩種，即一般量化誤差和過載量化誤差，由于在實(shí)際應(yīng)用中都是采用了防過載措施，因此 ，這里僅考慮一般量化噪聲。 ΔM系統(tǒng)的噪聲成分有兩種，即量化噪聲與加性噪聲。 對(duì)積分器的輸出 信號(hào)進(jìn)行低通濾波，濾除波形中的高頻成分，即可得到與原始模擬信號(hào)十分近似的解調(diào)信號(hào)，如圖 31 所示。 增量解調(diào)基本框圖與原理 圖 31 增量調(diào)制譯碼 (解調(diào) )示意圖 為了保證解調(diào)質(zhì)量，對(duì)解碼器有兩個(gè)要求： ? 每次上升或下降的大小要一致，即正負(fù)斜率大小一樣。解調(diào)過程就是圖 31中的積分過程。 ΔM信號(hào)的解調(diào)比較簡單，用一個(gè)和本地解碼器一 樣的積