【正文】 20。 initial begin 10。 x = 115 。 x = 115 。 rst_n=0。支持 MAX7000/MAX3000等乘積項器件。 ? 語言在特定情況下是非確定性的，即在不同的模擬器上模型可以產(chǎn)生不同的結(jié)果；例如，事件隊列上的事件順序在標(biāo)準(zhǔn)中沒有定義。 ? 人和機(jī)器都可閱讀 Verilog 語言，因此它可作為 EDA 的工具和設(shè)計者之間的交互語言。 Verilog 的設(shè)計者想要以 C 編程語言為基礎(chǔ)設(shè)計一種語言，可以使工程師比較容易學(xué)習(xí)。 雙穩(wěn)判決器 量化編碼可以用一個雙穩(wěn)判決器執(zhí)行，并生成雙極性二進(jìn)制碼。因此，可以適當(dāng)?shù)卦龃?或 來達(dá)到這個目的。 在不過載情況下，一般量化噪聲 e(t) 的幅度在 σ 到 σ 范圍內(nèi)隨機(jī)變化。 f(iΔt)和 f′(iΔt_)的差值，可以用一個比較電路（減法器）來完成。在這里把σ 稱 作量化階， Δt=Ts 稱 為抽樣間隔。 天津大學(xué)仁愛學(xué) 院 2020 屆 本科生畢業(yè)設(shè)計（論文） 7 第二章 增量調(diào)制原理 增量調(diào)制簡介 增量調(diào)制簡稱 ΔM，它是繼 PCM 之后出現(xiàn)的又一 種模擬信號數(shù)字化方法。 Quartus II 軟 件簡介 Quartus II 是 Altera公司的綜合性 PLD/FPGA開發(fā)軟 件，支持原理圖、 VHDL、VerilogHDL 以及 AHDL（ Altera Hardware Description Language） 等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD 設(shè)計流程。此外，還可以通過添加定制的硬件而獲取比現(xiàn)成微處理器更好的性能。已調(diào)脈沖序列以脈沖的有、無來表征差值的正負(fù)號，也就是差值只編成一位二進(jìn)制碼。量化誤差在接收端表現(xiàn)為噪聲，稱為量化噪聲。這種電的數(shù)字信號稱為數(shù)字基帶信號，由 PCM 電端機(jī)產(chǎn)生。但 ASIC 因設(shè)計周期長、改版投資大、靈活性差等缺陷制約著它的應(yīng)用范圍。 其次在 FPGA 上實現(xiàn)了增 量調(diào)制的大部分模塊。 以 FPGA為代表的數(shù)字系統(tǒng)現(xiàn)場集成技術(shù)發(fā)展的一些新動向，歸納起來有以下幾點： 一、深亞微米技術(shù)的發(fā)展正在推動了片上系統(tǒng)（ SOPC）的發(fā)展。 FPGA FPGA（ Field－ Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、 GAL、 CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 4） FPGA 是 ASIC 電路 中設(shè)計周期最短、開發(fā)費(fèi)用最低、風(fēng)險最小的器件之一。在增量調(diào)制系統(tǒng)的發(fā)端調(diào)制后的二進(jìn)制代碼 1和 0 只表示信號這一個抽樣時刻相對于前一個抽樣時刻是增加 (用 1 碼 )還是減少(用 0 碼 )。 1946 年由法國工程師 De Loraine 提出，目的在于簡化模擬信號的數(shù)字化方法。在 PCB完成以后，還可以利用 PLD的在線修改能力，隨時修改設(shè)計而不必改動硬件電路。 六、 進(jìn)度安排 查找資料， 了解增量調(diào)制的基本 原理 ，初步 學(xué)會Altera QuartusⅡ 的使用方法， 完成開題報告 展開研究， 完成開題報告 深入學(xué)習(xí)并與指導(dǎo)老師溝通研究構(gòu)思設(shè)計方案 利用 Verilog 語言知識編寫程序 嘗試 利用 Altera Quartus Ⅱ 實現(xiàn)仿真 仿真調(diào)試成功后在硬件環(huán)境下實現(xiàn)增量調(diào)制與解調(diào) 撰寫論文，準(zhǔn)備答辯。以1837 年發(fā)明莫爾斯電報為起點，人類社會才進(jìn)入了以電波為通信手段的通信時代。另一方面，按照通信業(yè)務(wù)的不同，通信系統(tǒng)又可分為電話通信系統(tǒng)、數(shù)據(jù)通信系統(tǒng)、傳真通信系統(tǒng)和圖像通信系統(tǒng)等。脈沖編碼調(diào)制就是對模擬信號先抽樣，再對樣值幅度量化，編碼的過程。為解決均勻量化時小信號量化誤差大，音質(zhì)差的問題，在實際中采用不均勻選取量化間隔的非線性量化方法，即量化特性在小信號時分層密，量化間隔小，而在大信號時分層疏，量化間隔大。 FPGA 簡介 當(dāng)采用基于 FPGA 的 嵌入式系統(tǒng)時，在設(shè)計周期之初不必為每個模塊做出用硬件還是軟件的選擇。 Verilog 語言簡介 Verilog HDL 是一種硬件描述語言（ HDL:Hardware Discription Language），是一種以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語 言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。主要介紹了增量調(diào)制技術(shù)的基本原理以及各模塊之間的關(guān)系?？墒牵靡晃淮a卻可以表示相鄰抽樣值的相對大小，而相鄰抽樣值的相對變化將能同樣反映模擬信號的變化規(guī)律。(t)去近似 x(t)以外，也可以用鋸齒波 xo(t)去近似 x(t)。 增量解調(diào)基本框圖與原理 圖 31 增量調(diào)制譯碼 (解調(diào) )示意圖 為了保證解調(diào)質(zhì)量，對解碼器有兩個要求： ? 每次上升或下降的大小要一致，即正負(fù)斜率大小一樣。 過載噪聲 過載量化噪聲 (有時簡稱過載噪聲 )發(fā)生在模擬信號斜率陡變時，由于量化階是固定的，而且每秒內(nèi)臺階數(shù)也是確定的，因此，階梯電壓波形就有可能跟 不上信號的變化，形成了包含很大失真的階梯電壓波形，這樣的失真稱為 過載現(xiàn)象 ，也稱過載噪聲，如果無過載噪聲發(fā)生，則模擬信號與階梯波形之間的誤差就是一般的量化噪聲， ，可以統(tǒng)稱其為量化噪 。(t)＞ 0 輸出 “ 1” ； x(t) x180。 Verilog HDL和 VHDL 是目前世界上最流行的兩種硬件描述語言，都是在 20 世紀(jì) 80 年 代中期開發(fā)出來的。 ? 可采用三種不同方式或混合方式對設(shè)計建模。 ? 能夠使用門和模塊實例化語句在結(jié)構(gòu)級進(jìn)行結(jié)構(gòu)描述。 Altera 在 Quartus II 中包含了許多諸如 SignalTap II、 Chip Editor 和 RTL Viewer 的 設(shè)計輔助工具，集成了 SOPC 和 HardCopy 設(shè)計流程，并且繼承了 Maxplus II 友好的圖形界面及簡便的使用方法。 增量調(diào)制 在 Quartus Ⅱ 上實現(xiàn)的電路圖 增量調(diào)制 天津大學(xué)仁愛學(xué) 院 2020 屆 本科生畢業(yè)設(shè)計（論文） 20 圖 51 增量調(diào)制在 quartus Ⅱ 上實現(xiàn)的電 路圖 增量解調(diào) 圖 52 增量解調(diào)在 quartus Ⅱ 上實現(xiàn)的電 路圖 天津大學(xué)仁愛學(xué) 院 2020 屆 本科生畢業(yè)設(shè)計（論文） 21 圖 53 增量解調(diào)在 quartus Ⅱ 上實現(xiàn)的 電 路圖 測試程序 `timescale 1ns/1ps module delta_m_tb。 30。 30。 30。 always 5 clk=~clk。 x = 1 。 reg x。 30。 30。 30。 ModelSim SE 支持 PC、 UNIX 和 LINUX 混合平臺；提供全面完善以及高性能的驗證功能；全面支持業(yè)界廣泛的標(biāo)準(zhǔn)； Mentor Graphics 公司提供業(yè)界最好的技術(shù)支持與服務(wù)。 Maxplus II 作為 Altera 的上一代 PLD 設(shè)計 軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報告消息。 ? 開關(guān)級基本結(jié)構(gòu)模型，例如 pmos 和 nmos 等也被內(nèi)置在語言中。 天津大學(xué)仁愛學(xué) 院 2020 屆 本科生畢業(yè)設(shè)計（論文） 15 第五章 仿真實現(xiàn) 本增量調(diào)制與解調(diào)是基于 FPGA 實現(xiàn)的，所以運(yùn)用 verilog HDL 語言分別對增量調(diào)制與解調(diào)在 quartus Ⅱ 上進(jìn)行編程，然后在 ModelSim PE 軟件上進(jìn)行調(diào)制，驗證程序是可行性，最后在 quartus Ⅱ 上進(jìn)行實現(xiàn)。發(fā)送端編碼器由相減器、判決器、積分器及脈沖發(fā)生器（極性變換電路）組成的一個閉環(huán)反饋電路。 如圖 3 所示的量化過程，本地譯碼器輸出與輸入的模擬信號作差，就可以得到量化誤差 e(t)，具體計算方法為： ， 的波形 是一個隨機(jī)過程。解調(diào)過程就是圖 31中的積分過程。根據(jù)這樣的編碼思路，結(jié)合圖 21 的波形，就 可以得到一個二進(jìn)制代碼序列 010101111110… 。收端譯碼器每收到一 個 1 碼 ，譯碼器的輸出相對于前一個時刻的值上升一個量化階，而收到一個 0 碼 ，譯碼器的輸出相對于前一個時刻的值下降一個量化階。主要概述了增量調(diào)制與解調(diào)技術(shù)的背景 及 FPGA 技 術(shù)的簡介。設(shè)計者可以在速度、硬件邏輯、存儲器、代碼大小和成本之間做出折衷。在增量調(diào)制系統(tǒng)的發(fā)端調(diào)制后的二進(jìn) 制代碼 1 和 0 只表示信號這一個抽樣時刻相對于前一個抽樣時刻是增加 (用 1 碼 )還是減少 (用 0 碼 )。 話音信號先經(jīng)防混疊低通濾波器，進(jìn)行脈沖抽樣，變成 8KHz 重復(fù)頻率的抽樣信號（即離散的脈沖調(diào)幅 PAM 信號），然后將幅度連續(xù)的 PAM 信號用“四舍五入”辦法量化為 有限個幅度取值的信號，再經(jīng)編碼后轉(zhuǎn)換成二進(jìn)制碼。特別適用于對數(shù)據(jù)傳輸速率要求較高，需要更高帶寬的用戶使用。由于光的導(dǎo)引媒體采用特制的玻璃纖維，因此有線光通信系統(tǒng)又稱光纖通信系統(tǒng)。廣義上，通信是指任何通過傳輸煤質(zhì)把信息從一個地 方傳到另一個地方的過程。 將增量調(diào)制與解調(diào)中的每個模塊逐一進(jìn)行編程，然后在 Altera QuartusⅡ 軟件上進(jìn)行實現(xiàn)，最終將整個調(diào)制與解調(diào)過程在 Altera QuartusⅡ 上實現(xiàn)。 PLD如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入法，或是硬件描述語言自由的設(shè)計一 個數(shù)字系統(tǒng)。 將增量調(diào)制與解調(diào)中的每個模塊逐一進(jìn)行編程，然后在 Altera QuartusⅡ軟件上進(jìn)行實現(xiàn)，最終將整個調(diào)制與解調(diào)過程在 Altera QuartusⅡ上實現(xiàn)?？墒?，用一位碼卻可以表示相鄰抽樣值的相對 大小，而相鄰抽樣值的相對變化將能同樣反映模擬信號的變化規(guī)律。 本課題要求在深入了增量調(diào)制與解調(diào)的基礎(chǔ)之上，使用 Altera QuartusⅡ 仿真增量調(diào)制與解調(diào)，并在 FPGA 上實現(xiàn)。 目前以硬件描述語言（ Verilog 或 VHDL）所完成的電路設(shè)計，可以經(jīng)過簡單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測試，是現(xiàn)代 IC 設(shè)計驗證的技術(shù)主流。 三、 IP庫的發(fā)展及其作用。接口電路的測試和在線仿真已經(jīng)完成。 FPGA（ Field－ Programmable Gate Array） ，即現(xiàn)場可編程門陣列，它是在 PAL、GAL、 CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 PCM 最初并非傳輸計算機(jī)數(shù)據(jù)用的，而是使交換機(jī)之間有一條中繼線不是只傳送一條電話信號。 為使量化噪聲盡可能小而所需碼位數(shù)又不太多，通常采天津大學(xué)仁愛學(xué) 院 2020 屆 本科生畢業(yè)設(shè)計（論文） 3 用非 均勻量化的方法進(jìn)行量化。早期的語言增量調(diào)制編碼器是由分立元件組成的。算法可以用軟件，也可用硬件實現(xiàn)。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點。在以后的三十多年間有了很大發(fā)展，特別是在軍事和工業(yè)部門的專用通信網(wǎng)和衛(wèi)星通信中得到廣泛應(yīng)用，不僅如此，近年來在高速超大規(guī)模集成電路中已被用作 A/D 轉(zhuǎn) 換器。(t)逼近 x(t)的物理過程是這樣的：在 時刻用 x(t)與 x180。具體調(diào)制過程描述如下： 設(shè) f′(0)=0（即 t=0 時 刻前一瞬間的量化值為零），因此有 t=0 時 ， e(0)=f(0)f′(0)0，則 Po(0)=1； t=Δt 時 ， e(Δt)=f(Δt)f′(Δt_)0，則 Po(Δt)=1； t=2Δt 時， e(2Δt)=f(2Δt)f′(2Δt_)0，則 Po(2Δt)=0； t=3Δt 時， e(3Δt)=f(3Δt)f′(3Δt_)0，則 Po(3Δt)=1； t=4Δt 時， e(4Δt)=f(4Δt)f′(4Δt_)0，則 Po(4Δt)=0； t=5Δt 時， e(5Δt)=f(5Δt)f′(5Δt_)0，則 Po(5Δt)=1； t=6Δt 時， e(6Δt)=f(6Δt)f′(6Δt_)0，則 Po(6Δt)=1； 以此類推，即可得到如圖 23 所示的波形。 為了簡化運(yùn)算，可以近似 的認(rèn)為 e(t)的平均功率均勻地分布在頻率范圍 （ 0，fs） 之內(nèi)。采用大的 雖然能減小過載噪聲，但卻增大了一般量化噪聲。 與 的區(qū)別在于經(jīng)過信道傳輸后有誤碼存在，進(jìn)而造成 與 存在差異。Gateway Design Automation 公司后來被 Cadence Design Systems 于 1990 年所購并。 PLI 是允許外部函數(shù)訪問 Verilog 模塊內(nèi)信息、允許設(shè)計者與模擬器交互的例程集合。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 腳 本完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。 Modelsim 軟件簡介 Mentor 公司的 ModelSim 是業(yè)界最優(yōu)秀