【正文】 感謝我的父母在生活和學習中給我的無私關(guān)懷和鼓勵！ 最后，向在百忙中抽出時間對本文進行評審并提出寶貴意見的各位專家表示衷心地感謝！。他廣博的專業(yè)知識和一絲不茍的工作精神使我終生受益，在此表示我最真摯的謝意。 參 考 文 獻[1] Theodore Communications Principles and Houseof Electronics .[2] 潘莉,郭東輝,2001,(5):26～30. [3] , Differential Detection of MPSK.IEEE Transactions on ,38(3):300～308.[4] , Noncoherent Detection of PSK Signals...1990,26(6):146~155.[5] 賴昭勝,管立新, CPLD ,22(12):139~148.[6] 姚培,楊曉峰,(10):33~36.[7] 徐志軍,2002:1～16.[8] 候伯亨,1999:2~12.[9] 楊小牛，樓才義，：電子工業(yè)出版社，2001.[10] ：[碩士學位論文]．成都：電子科技大學，2004.[11] 王誠,吳繼華, FPGA/,2005:1～28.[12] ,軟件無線電設(shè)計中ASIC,FPGA和DSP的選擇策略.[13] 樊昌信，(第6版).國防工業(yè)出版社,：238241.[14] 沈鎮(zhèn)元,聶志泉,趙雪荷．通信系統(tǒng)原理．西安：西安電子科技大學，.[15] 鄭大春，1998(7).，.[16] 曾志民．，1995.[18] Simon Haykin,Michael Wireless :Publishing House of Electronics .[18] Tommy ,Detection and :Publishing House of Electronics .[19]段吉海．基于CPLD／FPGA的數(shù)字通信建模與設(shè)計[M]．北京：電子工業(yè)出版社，2004．[20] Theodore Communications Principles and :Publishing House Of Electronics .[18] John,Masoud Systems Engineering. Beijing:Publishing House of Electronics .[22] [碩士學位論文]..[23] ：[碩士學位論文]．成都：電子科技大學，2004.[24] [工學碩士學位論文]..[25] 李建東，郭梯云，:西安電子科技大學出版社,2006:2652.[26] 段吉海，胡媛媛．基于VHDL的MSK調(diào)制解調(diào)器的建模與設(shè)計[J]微計算機信息，2006，7—2：205—207[27] PGA的QPS K調(diào)制解調(diào)電路設(shè)計與實現(xiàn). .[28] 辛潔，趙建東，[A]. 國外電子測量技術(shù). . 致 謝在論文完成之際，我要特別感謝我的指導教師楊凌老師的熱情關(guān)懷和悉心指導。該模型有著一定的技術(shù)價值。 本文在傳統(tǒng)的QPSK系統(tǒng)的基礎(chǔ)上，設(shè)計了一個符合FPGA設(shè)計特點的，采用數(shù)字載波的QPSK(數(shù)字QPSK)模型，并對該模型運用MAX7000系列的CPLD器件在主時鐘頻率為6 MHz下，以符號傳輸速率為9 600 bps進行了仿真[26]，完成了基于FPGA的數(shù)字QPSK調(diào)制解調(diào)器的建模。本文作者創(chuàng)新觀點：文中基于FPGA方式實現(xiàn)了QPSK數(shù)字調(diào)制解調(diào)電路的設(shè)計．它比傳統(tǒng)的模擬調(diào)制方式有著顯著的優(yōu)越性．通信鏈路中的任何不足均可以借助于軟件根除，不僅可以實現(xiàn)信息加密，而且還可以通過相應的誤差校準技術(shù)，使接收到數(shù)據(jù)準確性更高。 抽樣判決子系統(tǒng)6 結(jié)論 多進制數(shù)字調(diào)制技術(shù)與FPGA的結(jié)合使得通信系統(tǒng)的性能得到了迅速的提高。 串/ 并變換子系統(tǒng) 串/并轉(zhuǎn)換子系統(tǒng)所得波形，先用5Hz的方波脈沖與恢復的兩路輸出波形相乘，取出同相和正交通道的波形信息，再將其中一路延遲一個碼元寬度的時間使兩路信號錯開，然后將兩路信號相加即可。這樣使偶數(shù)碼元和奇數(shù)碼元正好相隔一個碼元寬度被采樣,得到I路和Q 路信號后相加后完成調(diào)制。 輸入信號波形、QPSK信號波形及解調(diào)輸出信號波形 ，QPSK調(diào)制解調(diào)系統(tǒng)正確地完成了輸入碼流的調(diào)制和解調(diào)，在輸出端成功地恢復了輸入碼流信號。QPSK已調(diào)信號與本地載波相乘后，經(jīng)接收低通濾波器濾除高頻分量，得到同相和正交的碼元分量后進行抽樣判決，經(jīng)過并/串變換系統(tǒng)，可以得到解調(diào)的信號。在實際應用中提取與調(diào)制載波同頻同相的載波是很復雜的，也是相干解調(diào)的關(guān)鍵所在。本地載波采用與調(diào)制載波同頻同相的正弦波信號。碼元與載波相乘分別完成兩個獨立的BPSK調(diào)制后，兩路BPSK信號相加，即可得到最后的QPSK信號。Token 0 是PN 序列仿真的二進制碼流,速率為10Hz ,Token10 是串/ 并變換子系統(tǒng), 所示,Token6正弦波發(fā)生器產(chǎn)生10Hz的載波，其同相和正交兩路輸出分別與經(jīng)串并變換后的兩路碼元相乘。利用EDA軟件的鮮明直觀，分析能力強大的特點，給出QPSK通信系統(tǒng)的定性的分析和仿真波形。 QPSK信號調(diào)制與解調(diào)的仿真電路圖在仔細地研究了QPSK信號的數(shù)學表達形式的基礎(chǔ)上，現(xiàn)在進一步地通過仿真軟件來對QPSK進行仿真。本次仿真取10，即100Hz3）系統(tǒng)時間設(shè)置：通常設(shè)系統(tǒng)Start time=0。 （說明：載頻設(shè)得較低，目的主要是為了降低仿真時系統(tǒng)的抽樣率，加快仿真時間。而STEL2105采用5V供電且其接口電平都是5V的，所以兩者之間采用74LVX4245作電平轉(zhuǎn)換。其特點是：和其他廠家的的芯片相比，STEL2105輸入的數(shù)據(jù)速率最大為8Mbps，最大工作時鐘為36MHz，能夠?qū)崿F(xiàn)BPSK和QPSK多種數(shù)字解調(diào)，從而，完成高速的數(shù)字中頻信號到基帶數(shù)據(jù)的解調(diào)。最后，在FPGA中完成信道的解碼工作，從而完成QPSK的解調(diào)。根據(jù)QPSK相干解調(diào)器基本原理，將送入整個系統(tǒng)的模擬QPSK信號經(jīng)過高頻放大后，進行模數(shù)A/D變換，得到QPSK采樣后的信號。 ： 調(diào)制器板卡圖由于板卡上涉及到很多的模擬地，在PCB設(shè)計過程中，需將模擬地與數(shù)字地之間用一道細線隔開，這樣將電路板分成了兩個片區(qū)，之間由磁珠相連實現(xiàn)單點共地，對于AD來說，盡量把其模擬部分置于電路板的模擬片區(qū)，數(shù)字部分置于電路板的數(shù)字片區(qū)。I[1:0]和Q[1:0]兩支路數(shù)據(jù)經(jīng)濾波后分別進行正交調(diào)制，合成QPSK調(diào)制信號并輸出。STEL1109接收來自數(shù)據(jù)終端的數(shù)據(jù)流并進行比特變換，將數(shù)據(jù)流比特b1和b0轉(zhuǎn)換成為碼元比特I[1:0]和Q[1:0]。此外，為了調(diào)試方便，本系統(tǒng)中加入了基于FT245BL的一個簡易USB接口，用以和計算機接口，這樣我們就可以通過計算機直接和FPGA進行數(shù)據(jù)交換，在調(diào)試過程中可以為STEL1109提供配置數(shù)據(jù)和信號。本系統(tǒng)中FPGA采用Altera公司通用低成本Cyclone系列的EP1C3T144，此FPGA具有2910個LE，13個M4K RAM，一個PLL。 基于FPGA的QPSK調(diào)制解調(diào)的硬件設(shè)計 QPSK調(diào)制器的硬件設(shè)計 本文所設(shè)計的QPSK調(diào)制器由系統(tǒng)數(shù)據(jù)輸入部分（由ADC完成）、系統(tǒng)控制與數(shù)據(jù)處理部分（由FPGA完成）、數(shù)據(jù)接口（簡易USB接口）、調(diào)制部分(STEL1109)和帶通濾波器組成。文中基于FPGA方式實現(xiàn)了QPSK數(shù)字調(diào)制解調(diào)電路的設(shè)計,它比傳統(tǒng)的模擬調(diào)制方式有著顯著的優(yōu)越性,通信鏈路中的任何不足均可以借助于軟件根除,不僅可以實現(xiàn)信息加密,而且還可以通過相應的誤差校準技術(shù),使接收到數(shù)據(jù)準確性更高。 調(diào)制解調(diào)功能模塊圖 調(diào)制解調(diào)輸出波形，與輸入信號相比還有一點偏差，但誤碼率明顯減少，還是取得出了預期的效果。 解調(diào)程序仿真結(jié)果 基于FPGA的QPSK調(diào)制解調(diào)的設(shè)計仿真，對于頻率與相位的要求比較高，在解調(diào)中由于手動的輸入基帶信號，造成頻率和相位的偏差，而頻率與相位的偏差會引起誤碼率的增加。 end behav。 end if。 yy寄存器“100”對應基帶碼“11” else yyy=00。 yy寄存器“011”對應基帶碼“01” elsif yy=010 then yyy=10。) then if yy=101 then yyy=00。 event and clk =39。 end process。 end if。調(diào)制信號x為低電平時，送入加法器的數(shù)據(jù)“0011” end if。039。 elsif q=6 then q=7。 then xx=xx+010。 if x=39。 elsif q=4 then q=5。 then xx=xx+001。 if x=39。 end if。 then xx=001。 把加法計數(shù)器的數(shù)據(jù)送入yy寄存器 if x=39。yy=xx。 then q=0。) then if start=39。event and clk=39。2位并行基帶信號寄存器 signal yy:std_logic_vector(2 downto 0)。 計數(shù)器 signal xx:std_logic_vector(2 downto 0)。 基帶信號 end demodulation。 同步信號 x :in std_logic。 entity demodulation is port(clk :in std_logic。 use 。 解調(diào)電路VHDL程序及仿真結(jié)果library ieee。加法器把運算結(jié)果送到寄存器。 QPSK解調(diào)電路的FPGA 實現(xiàn)方框圖clkstart調(diào)制信號計數(shù)器譯碼1加法器譯碼2并/串轉(zhuǎn)換基帶信號 QPSK解調(diào)電路方框圖當調(diào)制為低電平時，譯碼器1根據(jù)記數(shù)器輸出值。 根據(jù)yy寄存器數(shù)據(jù)，輸出對應載波 end behav。 end process。 end if。039。139。 elsif q=6 then q=7。139。039。 elsif q=4 then q=5。f(0)=39。f(2)=39。yy=xx。039。139。 elsif q=0 then q=1。039。139。 載波f begin process(clk) 通過對clk分頻，得到4種相位；并完成基帶信號的串并轉(zhuǎn)換 begin if (clk39。中間寄存器 signal yy:std_logic_vector(1 downto 0)。 architecture behav of modulation is signal q:integer range 0 t