【正文】 這些優(yōu)點(diǎn)使得FIR濾波器得到廣泛應(yīng)用[9]。FIR濾波器由有限個(gè)采樣值組成，在每個(gè)采樣時(shí)刻完成有限個(gè)卷積運(yùn)算，可以將其幅度特性設(shè)計(jì)成多種多樣，同時(shí)還可以保證精確、嚴(yán)格的相位特性。因此解調(diào)模塊分為三個(gè)子模塊：低通濾波器、采樣判決器和電平轉(zhuǎn)換器。而且乘法器IP core對(duì)其自身的速率和所占資源都有一定的優(yōu)化，因此采用IP core設(shè)計(jì)對(duì)減少工作量和減少系統(tǒng)資源占用都有很大的幫助。本文中乘法器設(shè)計(jì)采用的是Quartus II軟件自帶參數(shù)化模塊庫(kù)里的LPM_MULT 模塊。 流水線乘法器結(jié)構(gòu)而在實(shí)際實(shí)現(xiàn)過(guò)程中，verilog語(yǔ)言編程實(shí)現(xiàn)乘法器模塊不僅工作量大，而且在處理高速數(shù)據(jù)時(shí)往往效果不夠好。但對(duì)于FPGA來(lái)講，一般來(lái)說(shuō)進(jìn)位的速度快于加法的速度，因此這種并行陣列結(jié)構(gòu)并不是最優(yōu)的。endmodule第四節(jié) 乘法器模塊設(shè)計(jì)傳統(tǒng)二進(jìn)制乘法器的設(shè)計(jì)一般采用串行的設(shè)計(jì)結(jié)構(gòu)和流水線設(shè)計(jì)結(jié)構(gòu)，對(duì)于一個(gè)計(jì)算兩個(gè)N位二進(jìn)制數(shù)、乘積的串行乘法器，其設(shè)計(jì)思路為： ()輸入量隨位置的連續(xù)變化對(duì)進(jìn)行累加，實(shí)現(xiàn)二進(jìn)制乘法。assign fword=1639。endmodule// 模塊名稱：fwordrom（頻率字存儲(chǔ)模塊）// 功能描述：存儲(chǔ)頻率字值module fwordrom(fword)。input [1:0]i。Endmodule// 模塊名稱：no（反相模塊）// 功能描述：將sin載波所攜帶的基帶信號(hào)反相為正module no(i,o)。endrom_cose cose1(.address(ROM_A),.clock(clk),.q(cose_D))。endalways(posedge clk or negedge reset)begin if(~reset) sine_DR=0。endalways(posedge clk or negedge reset)begin if(~reset) cose_DR=0。endalways(posedge clk or negedge reset)begin if(~reset) ADD_B=0。always(posedge clk or negedge reset)begin if(~reset) ADD_A=0。assign sine=sine_DR。wire[7:0] sine_D。wire[7:0] ROM_A。reg[7:0] sine_DR。reg[15:0] ADD_B。output[7:0] cose。input reset。input clk。input[15:0] data。 } return 0。 printf(%d:%x。i256。 double s。DDS模塊源代碼// 名稱：mif文件制作（C語(yǔ)言）// 功能描述：產(chǎn)生256個(gè)正弦波形8位數(shù)據(jù)值。相位累加器在的控制下以作累加，輸出位二進(jìn)制碼和相位控制字、波形控制字相加后作為波形存儲(chǔ)ROM的地址，波形存儲(chǔ)ROM輸出位的幅度碼經(jīng)過(guò)D/A轉(zhuǎn)換（把合成的正弦波數(shù)字量轉(zhuǎn)換成模擬量）再經(jīng)過(guò)濾波形成階梯波，這個(gè)波形的形狀跟ROM中存放的幅度碼有關(guān)。為波形控制字，波形存儲(chǔ)器中的波形是分塊存儲(chǔ)的，當(dāng)改變時(shí)，這樣波形存儲(chǔ)器的輸入為改變相位后的地址和波形控制字，這樣輸出的信號(hào)就改變了。這里相當(dāng)于一個(gè)周期性動(dòng)作，只要相位加滿，就會(huì)產(chǎn)生一次溢出。增大輸出頻率增大，只要增大，輸出頻率減小。本文沒(méi)有牽涉到D/A轉(zhuǎn)換的控制模塊，因此輸出波形只能通過(guò)仿真波形查看。相位累加器根據(jù)頻率控制碼在每個(gè)時(shí)鐘周期內(nèi)進(jìn)行相位相加，得到一個(gè)相位值；頻率控制寄存器采用串行或并行的方式裝載并寄存用戶輸入的頻率控制碼；而正弦計(jì)算器則對(duì)相位累加器產(chǎn)生的相位值進(jìn)行計(jì)算得到二進(jìn)制的正弦波幅度值（一般通過(guò)查表的方法得到）。直接數(shù)字式頻率合成器DDS（Direct Digital Synthesizer）技術(shù)是一項(xiàng)關(guān)鍵的數(shù)字化技術(shù)。由于直接提取法的實(shí)現(xiàn)比較復(fù)雜，導(dǎo)頻插入法由于工作穩(wěn)定性好，不存在相位誤差問(wèn)題，本文采用的是導(dǎo)頻插入法實(shí)現(xiàn)的載波恢復(fù)。直接提取法適用于抑制載波的雙邊帶調(diào)幅系統(tǒng)、殘留邊帶調(diào)幅系統(tǒng)和二相多相調(diào)相系統(tǒng)。因此，在這些接收設(shè)備中需要有載波同步電路，以提供相干解調(diào)所需要的相干載波；相干載波必須與接收信號(hào)的載波嚴(yán)格地同頻同相。當(dāng)接收信號(hào)中包含離散的載頻分量時(shí)，在接收端需要從信號(hào)中分離出信號(hào)載波作為本地相干載波；這樣分離出的本地相干載波頻率必然與接收信號(hào)載波頻率相同，但為了使相位也相同，可能需要對(duì)分離出的載波相位作適當(dāng)?shù)恼{(diào)整。 end else dckm=dckm1。 end else if(t==2) begin D16QAM_Output=cacheout[1]。b0000。b0000。end 1639。b1010000011100000: begin cacheout[3:0]=439。b0011。end 1639。b1010000001100000: begin cacheout[3:0]=439。b0100。end 1639。b1110000011100000: begin cacheout[3:0]=439。b0111。end 1639。b1110000001100000: begin cacheout[3:0]=439。b1100。end 1639。b0010000011100000: begin cacheout[3:0]=439。b1111。end 1639。b0010000001100000: begin cacheout[3:0]=439。b1000。end 1639。b0110000011100000: begin cacheout[3:0]=439。b1011。end 1639。b0110000001100000: begin cacheout[3:0]=439。 if(t==1) begin cachein=D16QAM_Input。 D16QAM_Opten=0。 cacheout[3:0]=439。 cachein[15:0]=1639。 end end else begin dcki=0。 end else begin D16QAM_Output=cacheout[3]。 end else if(t==2) begin D16QAM_Output=cacheout[1]。b0000。b0000。end 1639。b1010000011100000: begin cacheout[3:0]=439。b0011。end 1639。b1010000001100000: begin cacheout[3:0]=439。b0100。end 1639。b1110000011100000: begin cacheout[3:0]=439。b0111。end 1639。b1110000001100000: begin cacheout[3:0]=439。b1100。end 1639。b0010000011100000: begin cacheout[3:0]=439。b1111。end 1639。b0010000001100000: begin cacheout[3:0]=439。b1000。end 1639。b0110000011100000: begin cacheout[3:0]=439。b1011。end 1639。b0110000001100000: begin cacheout[3:0]=439。 if(t==1) begin cachein=D16QAM_Input。 end else begin end dckm=0。always(posedge D16QAM_Clk or posedge D16QAM_Reset) begin if(D16QAM_Reset==1) begin dcki=dcki+1。integer dcki=0。reg D16QAM_Output。reg [3:0]cacheout。output [3:0]cacheout。output D16QAM_Opten。input D16QAM_Reset。解調(diào)頂層模塊源代碼//解調(diào)頂層模塊module d16QAM(D16QAM_Clk,D16QAM_Reset,D16QAM_Input,D16QAM_Output,D16QAM_Opten,cacheout )。因此相干解調(diào)需要接收機(jī)和載波同步；而非相干解調(diào)（如差分解調(diào)）則不使用乘法器，不需要進(jìn)行混頻。即利用乘法器，使輸入一路與載頻相干（同頻同相）的參考信號(hào)與載頻相乘（混頻）。第四章QAM解調(diào)器分模塊設(shè)計(jì)引言：本章將16QAM解調(diào)器分成各個(gè)模塊進(jìn)行設(shè)計(jì)，按照從原理到具體實(shí)現(xiàn)的方法介紹了各模塊的具體設(shè)計(jì)思路，設(shè)計(jì)過(guò)程中從原理出發(fā)，考慮到FPGA實(shí)現(xiàn)的各細(xì)節(jié)，在原理上解決了FPGA實(shí)現(xiàn)過(guò)程中的種種問(wèn)題。 end end endendmodule第六節(jié)本章小結(jié)本章重點(diǎn)研究了QAM調(diào)制解調(diào)系統(tǒng)中串/并轉(zhuǎn)換、DDS載波和線性加法器、差分編碼和星座映射模塊、時(shí)鐘分頻模塊等幾個(gè)關(guān)鍵模塊。b1。 clk_400=~clk_400。 clk_400=0。 clk_100= clk_100。 end else begin count2=count2+39。 end else begin if (count2==49) begin count2=0。always (posedge clk_sys or posedge rst) begin if (rst) begin count2=0。 reg [7:0] count2,count3,count4。 output clk_dds,clk_400,clk_100。 //100Kbs input clk_sys。另外將10Mhz直接送入到DDS模塊，使得輸出的載波頻率為1Mhz。N分頻器是由模N／2計(jì)數(shù)器實(shí)現(xiàn)的，分頻輸出信號(hào)模N／2可自動(dòng)取反，以產(chǎn)生占空比為1：1的時(shí)鐘信號(hào)。 end else begin data={regi,regq}。d2。 39。b11 : data_out_q=39。d1。 39。b00 : data_out_q=39。d2。 39。b11 : data_out_i=39。d1。 39。b00 : data_out_i=39。 regq={datab,d}。 regq=0。 preb = datab。 endendalways (posedge clk or posedge rst) begin if (rst) begin preb=0。 end else begin dataa = (a==0)? prea : ~prea。//assign data={regi,regq}。assign c=data_in[1]。assign a=data_in[3]。reg prea,preb。wire a,b,c,d。reg [3:0] data_out_i,data_out_q。input [3:0] data_in。4 bit并行信號(hào)需要將其影射到信號(hào)平面，星座影射實(shí)現(xiàn)采用查表法分別輸出I/：I/Q路輸入數(shù)據(jù)對(duì)應(yīng)的量化值002011111102模塊源代碼//差分模塊和星座映射模塊module diff(clk, data_in, // 輸入信號(hào)data_out_i, //I路對(duì)應(yīng)的量化值data_out_q, //Q路對(duì)應(yīng)的量化值rst,data)。由于同樣的符號(hào)誤碼率下，采用格雷編碼比自然碼的比特誤碼率小，所以多幅度電平的電平邏輯采用格雷編碼映射。而部分差分編碼相對(duì)于全差分編碼由于減少了差分編碼的bit數(shù)。由于幾乎都采用相干檢測(cè)的方式進(jìn)行解調(diào)，因此在解調(diào)端載波恢復(fù)存在著4個(gè)相位穩(wěn)定點(diǎn)，即提取的相干載波可能與接收信號(hào)載波有4種相位關(guān)系，稱作4重相位模糊度舊3。d3 。1039。d 3 : douta=1639。d2 。1039。d 1 : douta=1639。d1 。always (posedge clka) begin