【正文】 路復(fù)用和克服設(shè)備的限制等。例如，20美分的Spartan3 ADSP性能可高達(dá)每秒200億條乘法累加操作（GMACs),同樣單價(jià)30 美分的600MHz C64x DSP,其每秒的累加操作僅僅是25億條，前者在性能上比后者高了一個(gè)數(shù)量級(jí)。從根本上講DSP只是適合于串行算法，通常多處理器系統(tǒng)是非常昂貴的，而且也僅僅只適合粗粒度的并行運(yùn)算。第一章 概述第一節(jié) 課題研究背景及意義現(xiàn)代社會(huì)移動(dòng)用戶數(shù)量的不斷增加，傳統(tǒng)通信系統(tǒng)的容量越來(lái)越不能滿足通信的要求而可用頻帶資源有限，同時(shí)不能靠無(wú)限增加頻道數(shù)目來(lái)解決系統(tǒng)容量問(wèn)題。尤其是多進(jìn)制QAM（16QAM），由于其頻帶利用率高，在通信業(yè)務(wù)日益增多使得頻帶利用率成為主要矛盾的情況下，正交幅度調(diào)制方式是一種比較好的選擇。本文在FPGA這一軟件無(wú)線電平臺(tái)上采用verilog語(yǔ)言的方式實(shí)現(xiàn)16QAM調(diào)制解調(diào)，靈活性好。l 第六章總結(jié)了本文的主要內(nèi)容和創(chuàng)新點(diǎn)，指明了下一步的研究方向。本文采用數(shù)字相干解調(diào)法對(duì)QAM進(jìn)行解調(diào)，： QAM解調(diào)器框圖在接收端接收到的調(diào)制信號(hào)分別和兩路相互正交的載波信號(hào)相乘，化簡(jiǎn)之后相同信號(hào)的表達(dá)式為： ()正交信號(hào)表達(dá)式為： ()其中，經(jīng)過(guò)，經(jīng)過(guò)解調(diào)得到同相與正交兩路相互獨(dú)立的多電平基帶信號(hào)，然后把多電平基帶信號(hào)經(jīng)過(guò)低通濾波器濾去高頻載波之后得到直流分量為和，再進(jìn)行采樣判決、L2值電平轉(zhuǎn)換和并/串轉(zhuǎn)換還原出基帶信號(hào)。假設(shè)0至255按順時(shí)針?lè)较蚪M成一圓周，則正數(shù)應(yīng)從0向順時(shí)針的方向數(shù)，而負(fù)數(shù)應(yīng)從0向逆時(shí)針的方向數(shù)。diff diffqam( .clk(clk_dds), .rst(rst), .data_in(data1), .data_out_i(DATA_I), .data_out_q(DATA_Q), .data(data2) )。 end endalways (posedge clk_out or posedge rst) begin if(rst) data_out=0。為了輸出一個(gè)非常低的頻率，采樣樣本之間的差相位(Δ)將非常小。絕大部分的模擬輸出板被用來(lái)產(chǎn)生靜態(tài)電壓，而且許多可以被用來(lái)產(chǎn)生低頻波形。input [3:0] data。 end 439。b0100: begin // cos2sin csignal[16] = ~cosine[15]。 csignal[15:0] = ~cosine[15:0]。 ssignal[16:1] = sine[15:0]。 ssignal[15:0] = ~sine[15:0]。 //頻率控制字input en。 begin if(reset) //系統(tǒng)初始化時(shí),默認(rèn)的頻率控制字為0 ADD_A = 0。reg signed[15:0] douta。d 0 : douta=1639。部分差分編碼能消除4重相位模糊度對(duì)解調(diào)的影響。assign b=data_in[2]。d2。 39。 reg clk_400,clk_10,clk_100。 clk_400= clk_400。reg [15:0]cachein。b0110000000100000: begin cacheout[3:0]=439。b1101。end 1639。 end else if(t==3) begin D16QAM_Output=cacheout[2]。b0110000000100000: begin cacheout[3:0]=439。b1101。end 1639。 end else if(t==3) begin D16QAM_Output=cacheout[2]。為頻率控制字，因?yàn)椋钥梢愿鶕?jù)的值來(lái)調(diào)節(jié)頻率。\n,i,(int)((s+1)*255/2))。wire[7:0] cose_D。output [1:0]o。由于接收到的16QAM信號(hào)經(jīng)混頻之后的信號(hào)為基帶信號(hào)和2倍載波頻率的高頻分量之和，因此混頻后的信號(hào)需經(jīng)過(guò)低通濾波，采樣判決和電平轉(zhuǎn)換把基帶信號(hào)還原出來(lái)。而使用Altera Quartus II 的IP核中的乘法器模塊就能達(dá)到事半功倍的效果。 else if(ce) sine_DR=sine_D255/2。reg[7:0] cose_DR。 for(i=0。一般來(lái)說(shuō)，DDS的設(shè)計(jì)主要由相位累加器、頻率控制寄存器和正弦計(jì)算器三個(gè)主要部分[8]。end default begin cacheout[3:0]=439。b0101。b0010000000100000: begin cacheout[3:0]=439。 case(cachein) 1639。end default begin cacheout[3:0]=439。b0101。b0010000000100000: begin cacheout[3:0]=439。 case(cachein) 1639。input [15:0]D16QAM_Input。 end else begin if (count3==1) begin count3=0。模塊源代碼//時(shí)鐘分頻模塊module clk( clk_sys, //10MHz rst, clk_dds, //10MHz clk_400, // 25Kbs clk_100)。d2。 end else begin regi={dataa,c}。reg dataa,datab。d 4 : douta=1639。input [9:0] addra。endmodule module rom_sine( //產(chǎn)生sin信號(hào)模塊addra,clka,douta)。wire signed [15 : 0]sine_D。 ssignal = 0。 end 439。 ssignal[0] = 0。 ssignal[16:1] = sine[15:0]。 csignal[0] = 0。b0000: begin //2cos2sin csignal[16:1] = ~cosine[15:0]。 DDS仿真波形，相位差為的正交載波。DDS允許函數(shù)發(fā)生器的相位從一級(jí)到另一級(jí)連續(xù)變化。目前，最常見(jiàn)的信號(hào)源類(lèi)型包括任意波形發(fā)生器，函數(shù)發(fā)生器，RF信號(hào)源，以及基本的模擬輸出模塊。reg [3:0] dout。 //25kbs wire [3:0] data1。Verilog是一種以文本形式來(lái)描述數(shù)字系統(tǒng)硬件結(jié)構(gòu)和行為的語(yǔ)言，可以從上層到下層逐層描述設(shè)計(jì)思想，用一系列分層次的模塊表示復(fù)雜的數(shù)字系統(tǒng)，并逐層進(jìn)行仿真驗(yàn)證，把具體的模塊組合由綜合工具轉(zhuǎn)換成門(mén)級(jí)網(wǎng)表，最后利用布局布線工具把網(wǎng)表轉(zhuǎn)化為具體電路結(jié)構(gòu)[11]。如果，那么QAM方法就可以達(dá)到以符號(hào)速率同時(shí)發(fā)送個(gè)二進(jìn)制數(shù)據(jù)。l 第二章分析了16QAM調(diào)制解調(diào)的整體設(shè)計(jì)，16QAM頂層模塊原理和程序?qū)崿F(xiàn)。所謂軟件無(wú)線電，即在一個(gè)開(kāi)放的、標(biāo)準(zhǔn)化的、模塊化的通用硬件平臺(tái)上，通信功能由軟件完成。從上面對(duì)頻譜利用率的定義可以發(fā)現(xiàn)，要使得通信系統(tǒng)的頻譜利用率有所提高主要可以兩種途徑：一是通過(guò)提高該調(diào)制系統(tǒng)的傳信率即信息傳輸速率，二是降低己調(diào)信號(hào)所占用的頻帶寬度。比如，在現(xiàn)在的第三代無(wú)線通信中，單片F(xiàn)PGA不僅能完成信道和信源方面的物理層處理操作，同時(shí)還能對(duì)高層信令進(jìn)行處理和控制，而對(duì)信令的操作則更多是通過(guò)FPGA當(dāng)中內(nèi)嵌的軟核CPU和硬核CPU來(lái)完成的。傳統(tǒng)的觀點(diǎn)通常認(rèn)為在大規(guī)模的數(shù)字系統(tǒng)開(kāi)發(fā)中應(yīng)用FPGA功耗過(guò)大且過(guò)于昂貴，一般用來(lái)創(chuàng)建原型比較好。特別是應(yīng)用在調(diào)制解調(diào)器中，需要大量的復(fù)雜數(shù)學(xué)運(yùn)算，同時(shí)對(duì)調(diào)制解調(diào)器的重量、功耗和大小都特別關(guān)注，這就對(duì)FPGA提出了更高的要求，隨著FPGA速度的提高調(diào)制解調(diào)器的速度也不斷提高。頻譜利用率越高，就要求已調(diào)信號(hào)所占的帶寬要越窄。研究QAM調(diào)制的文章很多，可多數(shù)是討論如何應(yīng)用于數(shù)字電視系統(tǒng)的文章，而且這些文章研究的重點(diǎn)集中在解調(diào)中的載波提取部分，對(duì)QAM調(diào)制解調(diào)的整個(gè)系統(tǒng)進(jìn)行完整的論述的文章很少。載波恢復(fù)采用DDS實(shí)現(xiàn)，既簡(jiǎn)單又快速。在調(diào)制過(guò)程中，作為調(diào)制信號(hào)的輸入四路數(shù)據(jù)兩兩結(jié)合，分別進(jìn)入兩個(gè)電平轉(zhuǎn)換器，轉(zhuǎn)換成兩路4電平數(shù)據(jù)，兩路4電平數(shù)據(jù)和分別被載波和調(diào)制，然后相減，即可得到16QAM信號(hào)。因?yàn)橛布枋稣Z(yǔ)言可以比較抽象的層次上描述設(shè)計(jì)的結(jié)構(gòu)和內(nèi)部特征，而對(duì)系統(tǒng)進(jìn)行行為描述的目的是在系統(tǒng)設(shè)計(jì)的初始階段，通過(guò)對(duì)系統(tǒng)行為描述的仿真來(lái)發(fā)現(xiàn)系統(tǒng)設(shè)計(jì)中存在的問(wèn)題。 wire clk_dds。input clk_in,clk_out,rst,en。DDS有如下優(yōu)點(diǎn)：頻率分辨率高，輸出頻點(diǎn)多，可達(dá)2的N次方個(gè)頻點(diǎn)(N為相位累加器位數(shù))；　　頻率切換速度快，可達(dá)us量級(jí)；　　頻率切換時(shí)相位連續(xù)；　　可以輸出寬帶正交信號(hào)；　　輸出相位噪聲低，對(duì)參考頻率源的相位噪聲有改善作用；　　可以產(chǎn)生任意波形；　　全數(shù)字化實(shí)現(xiàn)，便于集成，體積小，重量輕。函數(shù)發(fā)生器能夠指定一個(gè)頻率表，該表包括由波形頻率和持續(xù)時(shí)間信息組成的各個(gè)段。由公式可知頻率字越大，輸出正弦載波頻率越高，分辨率越低；頻率字越小，輸出正弦載波頻率越低，分辨率越高。always (posedge clk_dds or posedge rst)begin if(rst) begin csignal = 0。 ssignal[0] = 0。 end 439。b1001: begin // 2cossin csignal[16:1] = cosine[15:0]。 csignal[15:0] = cosine[15:0]。 ssignal[16] = sine[15]。 wire [31 : 0] data。end//調(diào)用兩個(gè)ROM，存儲(chǔ)著正余弦波形一個(gè)周期的數(shù)值。d 2 。d 3 : douta=1639。reg [3:0] data_out_i,data_out_q。 preb = datab。d2。N分頻器是由模N／2計(jì)數(shù)器實(shí)現(xiàn)的，分頻輸出信號(hào)模N／2可自動(dòng)取反，以產(chǎn)生占空比為1：1的時(shí)鐘信號(hào)。 clk_100= clk_100。解調(diào)頂層模塊源代碼//解調(diào)頂層模塊module d16QAM(D16QAM_Clk,D16QAM_Reset,D16QAM_Input,D16QAM_Output,D16QAM_Opten,cacheout )。 end else begin end dckm=0。b0010000001100000: begin cacheout[3:0]=439。b0111。end 1639。 D16QAM_Opten=0。b0010000001100000: begin cacheout[3:0]=439。b0111。end 1639。由于直接提取法的實(shí)現(xiàn)比較復(fù)雜，導(dǎo)頻插入法由于工作穩(wěn)定性好，不存在相位誤差問(wèn)題，本文采用的是導(dǎo)頻插入法實(shí)現(xiàn)的載波恢復(fù)。DDS模塊源代碼// 名稱：mif文件制作（C語(yǔ)言）// 功能描述：產(chǎn)生256個(gè)正弦波形8位數(shù)據(jù)值。output[7:0] cose。endalways(posedge clk or negedge reset)begin if(~reset) cose_DR=0。但對(duì)于FPGA來(lái)講，一般來(lái)說(shuō)進(jìn)位的速度快于加法的速度，因此這種并行陣列結(jié)構(gòu)并不是最優(yōu)的。FIR濾波器由有限個(gè)采樣值組成，在每個(gè)采樣時(shí)刻完成有限個(gè)卷積運(yùn)算，可以將其幅度特性設(shè)計(jì)成多種多樣，同時(shí)還可以保證精確、嚴(yán)格的相位特性。endmodule// 模塊名稱：fwordrom（頻率字存儲(chǔ)模塊）// 功能描述：存儲(chǔ)頻率字值module fwordrom(fword)。assign sine=sine_DR。input[15:0] data。這里相當(dāng)于一個(gè)周期性動(dòng)作，只要相位加滿，就會(huì)產(chǎn)生一次溢出。當(dāng)接收信號(hào)中包含離散的載頻分量時(shí)，在接收端需要從信號(hào)中分離出信號(hào)載波作為本地相干載波；這樣分離出的本地相干載波頻率必然與接收信號(hào)載波頻率相同，但為了使相位也相同，可能需要對(duì)分離出的載波相位作適當(dāng)?shù)恼{(diào)整。end 1639。b1100。b0110000011100000: begin cacheout[3:0]=439。 end end else begin