【正文】 LPM_MULT IP core可以完成有符號(hào)數(shù)及無符號(hào)數(shù)的乘法，還能完成輸出數(shù)據(jù)的位寬截取，支持流水線操作，支持片內(nèi)DSP單元的使用，功能強(qiáng)大。rom_sine sine1(.address(ROM_A),.clock(clk),.q(sine_D))。wire[15:0] data。i++) { s=sin(atan(1)*8*i/256)。DDS輸出的是二進(jìn)制的正弦波，因此輸出還要經(jīng)過D/A轉(zhuǎn)換器才能轉(zhuǎn)換成一個(gè)可用的模擬信號(hào)。end endcase D16QAM_Output=cacheout[0]。b1110000010100000: begin cacheout[3:0]=439。end 1639。b1010。end endcase D16QAM_Output=cacheout[0]。b1110000010100000: begin cacheout[3:0]=439。end 1639。b1010。output D16QAM_Output。 end else begin count3=count3+39。 input rst。b01 : data_out_q=39。 endendalways (posedge clk )begin case(regi) 39。reg [1:0]regi,regq。 …………………………endcaseend endmodule 第四節(jié)差分編碼和星座映射模塊在本模塊，同樣根據(jù)調(diào)制方式不同，選用不同位的數(shù)據(jù)來進(jìn)行處理。reg signed[15:0] douta。input [9:0] addra。assign sine = sine_DR。 Endmodule/////////////////////////////////////////////////////////////////module dds(data, en, clk, reset, sine, cose)。 csignal[15:0] = cosine[15:0]。b1010: begin //2cos+2sin csignal[16:1] = cosine[15:0]。 end 439。 ssignal[15:0] = sine[15:0]。 ssignal[16:1] = ~sine[15:0]。DDS 和加法器模塊源代碼//DDS 和加法器模塊module add(clk_dds, //輸入信號(hào)時(shí)鐘rst,en,data, dataout,)。有些公司還提供許多其他利用DAC來產(chǎn)生模擬信號(hào)的模擬輸出產(chǎn)品。典型的DDS函數(shù)發(fā)生器：一個(gè)完整周期的函數(shù)波形被存儲(chǔ)在上面所示的存儲(chǔ)器查找表中。 end else begin if(en) begin dout={dout[2:0],data_in}。 clk clkqam( .clk_sys(clk), .rst(rst), .clk_dds(clk_dds), .clk_100(clk_100), .clk_400(clk_400) )。有符號(hào)數(shù)與無符號(hào)數(shù)的對(duì)應(yīng)關(guān)系為：一個(gè)8比特?cái)?shù)系統(tǒng)可以產(chǎn)生256種不同的組合（0至255），其中前128種組合（0至127）表示正數(shù)，而后128種組合（128至255）表示負(fù)數(shù)。平衡調(diào)制器相位變換平衡調(diào)制器發(fā)送濾波器本地振蕩發(fā)送濾波器串/并轉(zhuǎn)換二進(jìn)制數(shù)據(jù)QAM信號(hào) QAM調(diào)制器框圖將(21)式變形，令 ()其中()脈沖信號(hào)的能量為，由此可得任意兩個(gè)信號(hào)間的歐氏距離是： ()當(dāng)信號(hào)幅值取時(shí)，兩點(diǎn)間歐氏距離最小，為：。l 第四章分析了16QAM解調(diào)的原理與設(shè)計(jì)，16QAM接收端各個(gè)模塊的程序?qū)崿F(xiàn)。調(diào)制解調(diào)器作為軟件無線電技術(shù)研究的核心內(nèi)容之一，如何實(shí)現(xiàn)調(diào)制解調(diào)器的軟件化是實(shí)現(xiàn)軟件無線電通用性、開放性的關(guān)鍵環(huán)節(jié)。正交幅度調(diào)制是一種振幅與相位相結(jié)合的高階調(diào)制方式，具有較高的頻帶利用率和較好的功率利用率，現(xiàn)如今已在中、大容量數(shù)字微波通信系統(tǒng)、衛(wèi)星通信等領(lǐng)域中得到廣泛運(yùn)用。今后高速DSP應(yīng)用技術(shù)必將是以系統(tǒng)芯片為核心，而且信息處理速度將突破每秒十億次乘加運(yùn)算，所以唯有FPGA芯片才能擔(dān)當(dāng)此重任。例如Xilinx公司的Spartan3A DSP系列，它移入了高端Virtex 5系列的DSP性能，而賣價(jià)最高才20美分。隨著近些年來這些應(yīng)用的日益多樣化，F(xiàn)PGA已經(jīng)演變成了構(gòu)件內(nèi)核，而不再是傳統(tǒng)意義上的一塊獨(dú)立芯片。后來數(shù)字通信系統(tǒng)得到了迅速的發(fā)展，隨之而來的是數(shù)字調(diào)制技術(shù)的廣泛應(yīng)用和迅速發(fā)展。而且，QAM得到了廣泛應(yīng)用還有一個(gè)重要原因，那即是QAM碼間距比MASK，MPSK的要大，所以在提高頻帶利用率基礎(chǔ)上，誤碼率更小。本文主要討論了16QAM調(diào)制解調(diào)器中載波恢復(fù)、正交相干解調(diào)、要求在一片F(xiàn)PGA芯片上實(shí)現(xiàn)，工作量較大，具有一定難度。本章介紹了16QAM調(diào)制解調(diào)的原理，對(duì)原理及性能進(jìn)行了數(shù)學(xué)分析，揭示了16QAM體制的優(yōu)勢(shì)所在，并用SystemView軟件對(duì)整個(gè)系統(tǒng)進(jìn)行行為級(jí)的仿真，為之后的FPGA實(shí)現(xiàn)提供了理論依據(jù)和可行性驗(yàn)證。由頂層向底層逐層展開設(shè)計(jì)，各功能模塊的內(nèi)部結(jié)構(gòu)逐級(jí)得到深化和細(xì)化。 output signed[17:0] data_out。當(dāng)然它們?cè)谶@里同時(shí)被延遲了一個(gè)單元，但對(duì)后面各種性能的研究是不會(huì)造成影響的。一塊DDS一般包括頻率控制寄存器，高速相位累加器和正弦計(jì)算器三個(gè)部分，頻率控制寄存器可以串行或并行的方式裝載并寄存用戶輸入的頻率控制碼；而相位累加器根據(jù)dds頻率控制碼在每個(gè)時(shí)鐘周期內(nèi)進(jìn)行相位累加，得到一個(gè)相位值；正弦計(jì)算器則對(duì)該相位值計(jì)算數(shù)字化正弦波幅度（芯片一般通過查表得到）。進(jìn)一步說，一個(gè)恒定的Δ相位必將導(dǎo)致一個(gè)恒定正弦波頻率的輸出。b11001100110011001100110011001, fc=10MHZ, N=32時(shí)，可得到輸出的正余弦波的頻率為1MHz。b11001100110011001100110011001。 csignal[0] = 0。 ssignal[16] = ~sine[15]。 ssignal[0] = 0。 end 439。b1111: begin // cos+sin csignal[16] = cosine[15]。 //余弦波產(chǎn)生模塊的相位累加器reg signed [15 : 0] cose_DR。endalways (posedge clk or posedge reset)begin if(reset) sine_DR = 0。1039。d2 。input [3:0] data_in。 endendalways (posedge clk or posedge rst) begin if (rst) begin preb=0。 39。 end else begin data={regi,regq}。 end else begin count2=count2+39。因此相干解調(diào)需要接收機(jī)和載波同步；而非相干解調(diào)（如差分解調(diào)）則不使用乘法器，不需要進(jìn)行混頻。always(posedge D16QAM_Clk or posedge D16QAM_Reset) begin if(D16QAM_Reset==1) begin dcki=dcki+1。b1000。end 1639。b1010000011100000: begin cacheout[3:0]=439。 cacheout[3:0]=439。b1000。end 1639。b1010000011100000: begin cacheout[3:0]=439。直接提取法適用于抑制載波的雙邊帶調(diào)幅系統(tǒng)、殘留邊帶調(diào)幅系統(tǒng)和二相多相調(diào)相系統(tǒng)。相位累加器在的控制下以作累加，輸出位二進(jìn)制碼和相位控制字、波形控制字相加后作為波形存儲(chǔ)ROM的地址，波形存儲(chǔ)ROM輸出位的幅度碼經(jīng)過D/A轉(zhuǎn)換（把合成的正弦波數(shù)字量轉(zhuǎn)換成模擬量）再經(jīng)過濾波形成階梯波，這個(gè)波形的形狀跟ROM中存放的幅度碼有關(guān)。input reset。endalways(posedge clk or negedge reset)begin if(~reset) ADD_B=0。endmodule第四節(jié) 乘法器模塊設(shè)計(jì)傳統(tǒng)二進(jìn)制乘法器的設(shè)計(jì)一般采用串行的設(shè)計(jì)結(jié)構(gòu)和流水線設(shè)計(jì)結(jié)構(gòu)，對(duì)于一個(gè)計(jì)算兩個(gè)N位二進(jìn)制數(shù)、乘積的串行乘法器，其設(shè)計(jì)思路為： ()輸入量隨位置的連續(xù)變化對(duì)進(jìn)行累加，實(shí)現(xiàn)二進(jìn)制乘法。這些優(yōu)點(diǎn)使得FIR濾波器得到廣泛應(yīng)用[9]。assign fword=1639。always(posedge clk or negedge reset)begin if(~reset) ADD_A=0。input clk。為波形控制字，波形存儲(chǔ)器中的波形是分塊存儲(chǔ)的，當(dāng)改變時(shí)，這樣波形存儲(chǔ)器的輸入為改變相位后的地址和波形控制字，這樣輸出的信號(hào)就改變了。因此，在這些接收設(shè)備中需要有載波同步電路，以提供相干解調(diào)所需要的相干載波；相干載波必須與接收信號(hào)的載波嚴(yán)格地同頻同相。b0011。b1110000001100000: begin cacheout[3:0]=439。end 1639。 cachein[15:0]=1639。b0011。b1110000001100000: begin cacheout[3:0]=439。end 1639。integer dcki=0。即利用乘法器，使輸入一路與載頻相干（同頻同相）的參考信號(hào)與載頻相乘（混頻）。 end else begin if (count2==49) begin count2=0。d2。b11 : data_out_i=39。 end else begin dataa = (a==0)? prea : ~prea。4 bit并行信號(hào)需要將其影射到信號(hào)平面，星座影射實(shí)現(xiàn)采用查表法分別輸出I/：I/Q路輸入數(shù)據(jù)對(duì)應(yīng)的量化值002011111102模塊源代碼//差分模塊和星座映射模塊module diff(clk, data_in, // 輸入信號(hào)data_out_i, //I路對(duì)應(yīng)的量化值data_out_q, //Q路對(duì)應(yīng)的量化值rst,data)。1039。d 2 : douta= 1639。 //ADD_B為累加的結(jié)果endalways (posedge clk or posedge reset)begin if(reset) cose_DR = 0。 //余弦信號(hào)輸出reg [31 : 0] ADD_A。 ssignal[0] = 0。 ssignal[16] = sine[15]。 csignal[0] = 0。b0101: begin // cossin csignal[16] = ~cosine[15]。 end 439。 //sin值wire [31:0] addra。同時(shí)將相位累加器位寬設(shè)成16位，即，頻率字位寬范圍為0到16位，頻率字隨著CLK累加，即每個(gè)系統(tǒng)頻率上升沿，頻率字都會(huì)在相位累加器中累加一次。于是，36次采樣就會(huì)輸出正弦波的一個(gè)周期。將C程序編譯后，在DOS環(huán)境下進(jìn)入C工程所在文件夾，鍵入如下命令：工程1 ，再參照*.mif文件的頭尾格式。實(shí)際運(yùn)行中各路信號(hào)經(jīng)串并轉(zhuǎn)換之后，并行輸出的每一路碼元傳輸速率降為了原來的四分之一，這也正是實(shí)際運(yùn)應(yīng)中所要求的。 //Q路對(duì)應(yīng)的量化值 input clk,rst,en。本章通過對(duì)QAM調(diào)制解調(diào)相關(guān)理論的重點(diǎn)闡述，為后面進(jìn)一步研究QAM調(diào)制解調(diào)的仿真和FPGA實(shí)現(xiàn)都打下了很好的基礎(chǔ)。為了改善在M大時(shí)的噪聲容限，發(fā)展出了QAM體制。所以，研究QAM調(diào)制解調(diào)技術(shù)及其FPGA實(shí)現(xiàn)有著及其重要的現(xiàn)實(shí)意義。傳統(tǒng)數(shù)字調(diào)制方式下，通常單碼元攜帶l bit的信息，但QAM調(diào)制信號(hào)的幅度和相位均攜帶信息，隨著16QAM中M的增大，調(diào)制信號(hào)所攜帶的信息量也相應(yīng)增加，例如16QAM中一個(gè)碼元攜帶4bit的信息，64QAM中一個(gè)碼元攜帶6bit的信息，由此可知，16QAM中一個(gè)碼元攜帶N bit()的信息，這極大地提高了信道頻譜利用率。對(duì)基帶信號(hào)進(jìn)行調(diào)制的目的主要有：進(jìn)行頻率分配、減少噪聲和干擾的影響、實(shí)現(xiàn)多