【正文】 II雖然是Altera公司設(shè)計(jì)的EDA軟件，但它可以與其他工業(yè)便準(zhǔn)的設(shè)計(jì)輸入、綜合與校驗(yàn)工具想連接，設(shè)計(jì)人員可以使用Altera或標(biāo)準(zhǔn)EDA工具設(shè)計(jì)輸入工具來(lái)建立邏輯設(shè)計(jì)，用Quartus II編譯器（Compiler）對(duì)Altera器件設(shè)計(jì)進(jìn)行編譯，并使用Altera或其他EDA校驗(yàn)工具進(jìn)行器件或扳級(jí)仿真。利用EDA技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計(jì)，具有以下幾個(gè)特點(diǎn)：(1) 用軟件的方式設(shè)計(jì)硬件；(2) 用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開(kāi)發(fā)軟件自動(dòng)完成的；(3) 設(shè)計(jì)過(guò)程中可用有關(guān)軟件進(jìn)行各種仿真；(4) 系統(tǒng)可現(xiàn)場(chǎng)編程，在線(xiàn)升級(jí)；(5) 整個(gè)系統(tǒng)可集成在一個(gè)芯片上，體積小、功耗低、可靠性高。29第二章EDA技術(shù)簡(jiǎn)介EDA是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）的縮寫(xiě)，在20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測(cè)試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來(lái)的。本文基于FPGA芯片，采用VHDL語(yǔ)言，利用層次化、模塊化設(shè)計(jì)方法，提出了一種2FSK調(diào)制解調(diào)器的實(shí)現(xiàn)方法。載波調(diào)頻法產(chǎn)生的是相位連續(xù)的FSK信號(hào)，相位連續(xù)FSK信號(hào)一般由一個(gè)振蕩器產(chǎn)生，用基帶信號(hào)改變振蕩器的參數(shù)，使震蕩頻率發(fā)生變化，這時(shí)相位是連續(xù)的。頻移鍵控是利用載波的頻率變化來(lái)傳輸信息的，其中最簡(jiǎn)單的一種方式是二進(jìn)制頻移鍵控（2FSK）調(diào)制，它是繼振幅鍵控信號(hào)之后出現(xiàn)比較早的一種調(diào)制方式。二進(jìn)制數(shù)字調(diào)制所用調(diào)制信號(hào)由代表“0”“1”的數(shù)字信號(hào)脈沖序列組成。調(diào)制信號(hào)是指來(lái)自信源的消息信號(hào)（基帶信號(hào)），這些信號(hào)可以是模擬的，也可以是數(shù)字的。對(duì)于大量有線(xiàn)信道，由于線(xiàn)路中多半串接有電容器或并接有變壓器等隔直流元件，低頻或直流分量就會(huì)受到很大限制。通信的目的就是從一方向另一方傳送信息，給對(duì)方以信息，但是消息的傳送一般都不是直接的，它必須借助于一定形式的信號(hào)才能便于遠(yuǎn)距離快速傳輸和進(jìn)行各種處理?；贔PGA的FSK調(diào)制與解調(diào)有詳細(xì)代碼和注釋畢業(yè)論文目 錄摘 要 IAbstract II第一章 緒論 1第二章EDA技術(shù)簡(jiǎn)介 Quartus II簡(jiǎn)介 QuartusII開(kāi)發(fā)系統(tǒng)的特點(diǎn) VHDL語(yǔ)言簡(jiǎn)介 VHDL 語(yǔ)言的特點(diǎn) VHDL語(yǔ)言的基本結(jié)構(gòu) 本章小結(jié) 6第三章 2FSK調(diào)制解調(diào)基本原理 2FSK的調(diào)制原理 2FSK的解調(diào)原理 本章小結(jié) 9第四章 基于VHDL語(yǔ)言的2FSK調(diào)制解調(diào)設(shè)計(jì) 2FSK調(diào)制器設(shè)計(jì) 基于VHDL語(yǔ)言的調(diào)制程序 2FSK解調(diào)器設(shè)計(jì) 1基于VHDL語(yǔ)言的解調(diào)程序 1分頻器與信號(hào)發(fā)生器設(shè)計(jì) 1基于VHDL語(yǔ)言的分頻程序 17 1本章小結(jié) 20第五章 基于VHDL語(yǔ)言的2FSK調(diào)制解調(diào)的仿真 22FSK調(diào)制器波形仿真 22FSK解調(diào)器波形仿真 2分頻器與信號(hào)發(fā)生器波形仿真 2分頻器波形仿真 2信號(hào)發(fā)生器波形仿真 2本章小結(jié) 23第六章 上機(jī)測(cè)試 2程序下載 2波形測(cè)試 2本章小結(jié) 27總結(jié) 28參考文獻(xiàn) 29致謝 30I華南理工大學(xué)廣州學(xué)院本科畢業(yè)設(shè)計(jì)（論文）說(shuō)明書(shū)第一章 緒論在當(dāng)今高度信息化的社會(huì)，信息和通信已成為現(xiàn)代社會(huì)的“命脈”。雖然基帶信號(hào)可以直接傳輸，但是目前大多數(shù)信道不適合傳輸基帶信號(hào)。因此，為了使基帶信號(hào)能利用這些信道進(jìn)行傳輸，必須使代表信息的原始信號(hào)經(jīng)過(guò)一種變換得到另一種新信號(hào)，這種變換就是調(diào)制。未受調(diào)制的周期性振蕩信號(hào)稱(chēng)為已調(diào)信號(hào)，它可以是正弦波，也可以是非正弦波（如周期性脈沖序列）。因此，數(shù)字調(diào)制信號(hào)也稱(chēng)為鍵控信號(hào)。由于它的抗衰減性能優(yōu)于ASK，設(shè)備又不算復(fù)雜，實(shí)現(xiàn)也比較容易，所以一直在很多場(chǎng)合，例如在中低速數(shù)據(jù)傳輸，尤其在有衰減的無(wú)線(xiàn)信道中廣泛應(yīng)用。頻率選擇法一般是相位不連續(xù)的FSK信號(hào)，相位不連續(xù)的FSK信號(hào)一般由兩個(gè)不同頻率的振蕩器長(zhǎng)生，由基帶信號(hào)控制著兩個(gè)頻率信號(hào)的輸出。VHDL語(yǔ)言作為一種標(biāo)準(zhǔn)的硬件描述語(yǔ)言，具有結(jié)構(gòu)嚴(yán)謹(jǐn)、描述能力強(qiáng)的特點(diǎn)，支持從系統(tǒng)級(jí)到門(mén)級(jí)所有層的設(shè)計(jì)。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語(yǔ)言HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線(xiàn)和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。因此，EDA技術(shù)是現(xiàn)代電子設(shè)計(jì)的發(fā)展趨勢(shì)。目前，Quartus II支持與Candence、Exemplarlogic、Metro Graphics、Synopsys等公司所提供的EDA工具接口。此外，Quartus II含有許多用來(lái)構(gòu)建復(fù)雜系統(tǒng)的參數(shù)化宏功能模塊和LPM模塊，它們可以與QuartusII普通設(shè)計(jì)文件一起使用，使非專(zhuān)業(yè)設(shè)計(jì)人員完成SOPC設(shè)計(jì)成為可能。但如果系統(tǒng)比較大，這樣的原理電路圖可能要幾千張、幾萬(wàn)張甚至更多。其語(yǔ)句結(jié)構(gòu)上吸取了Fortran和C等計(jì)算機(jī)高級(jí)語(yǔ)言的語(yǔ)句，只要具備高級(jí)語(yǔ)言編程技能和數(shù)字邏輯電路的設(shè)計(jì)基礎(chǔ)，就可以在較短時(shí)間內(nèi)學(xué)會(huì)VHDL語(yǔ)言。VHDL 語(yǔ)言設(shè)計(jì)方法靈活多樣，既支持自頂向下的設(shè)計(jì)方式，也支持自底向上的設(shè)計(jì)方法； 既支持模塊化設(shè)計(jì)方法，也支持層次化設(shè)計(jì)方法。VHDL 語(yǔ)言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類(lèi)型，也支持用戶(hù)定義的數(shù)據(jù)類(lèi)型，這樣便會(huì)給硬件描述帶來(lái)較大的自由度。當(dāng)硬件電路的設(shè)計(jì)描述完成以后，VHDL 語(yǔ)言允許采用多種不同的器件結(jié)構(gòu)來(lái)實(shí)現(xiàn)。、VHDL語(yǔ)言的基本結(jié)構(gòu)一個(gè)VHDL語(yǔ)言的設(shè)計(jì)程序描述的是一個(gè)電路單元，這個(gè)電路單元可以是一個(gè)門(mén)電路，或者是一個(gè)計(jì)數(shù)器，也可以是一個(gè)CPU。實(shí)體的標(biāo)識(shí)符是entity，實(shí)體以entity開(kāi)頭，以end結(jié)束。結(jié)構(gòu)體的名稱(chēng)是任意取的。第三章 2FSK調(diào)制解調(diào)基本原理、2FSK的調(diào)制原理頻移鍵控是利用載波的頻率變化來(lái)傳遞數(shù)字信息。一種可以常采用模擬調(diào)頻電路來(lái)實(shí)現(xiàn)；另一種可以采用鍵控法來(lái)實(shí)現(xiàn)，既在二進(jìn)制基帶矩形脈沖序列的控制下通過(guò)開(kāi)關(guān)電路對(duì)兩個(gè)不同的獨(dú)立頻率源進(jìn)行選通，使其在每一個(gè)碼元周期Ts輸出f1或f2兩個(gè)載波之一。假設(shè)上支路低通濾波器輸出為x1，下支路低通濾波器輸出為x2，則判決準(zhǔn)則是： （3－2）圖3－3 相干解調(diào)法原理框圖接收信號(hào)經(jīng)過(guò)并聯(lián)的兩路帶通濾波器進(jìn)行濾波與本地相干載波相乘和包絡(luò)檢波后，進(jìn)行抽樣判決，判決的準(zhǔn)則是比較兩路信號(hào)包絡(luò)的大小。圖3－4 濾波非相干解調(diào)原理框圖、本章小結(jié) FSK是數(shù)字通信中不可或缺的一種調(diào)試方式。第四章 基于VHDL語(yǔ)言的2FSK調(diào)制解調(diào)設(shè)計(jì) 圖4－1為本調(diào)制解調(diào)設(shè)計(jì)的系統(tǒng)頂層。實(shí)體FSKdemod是2FSK信號(hào)的解調(diào)器，將收到的2FSK信號(hào)解調(diào)為基帶信號(hào)。use 。 基帶信號(hào)（輸入） f1 :in std_logic。architecture behav of FSKmod is behav是結(jié)構(gòu)體名begin 此進(jìn)程完成對(duì)基帶信號(hào)的FSK調(diào)制process(clk,x) beginif clk39。039。139。 當(dāng)輸入的基帶信號(hào)x=39。139。end behav。實(shí)體開(kāi)始工作后，每當(dāng)檢測(cè)到一個(gè)時(shí)鐘上升沿時(shí)，判斷輸入的基帶數(shù)據(jù)信號(hào)，當(dāng)信號(hào)為‘0’時(shí)，將載波信號(hào)f1輸出到輸出端口‘fsk’，當(dāng)信號(hào)為‘1’時(shí)，將載波信號(hào)f2輸出到端口‘fsk’。use 。port(clk :in std_logic。 解調(diào)后信號(hào)（輸出） b_clk : out std_logic 數(shù)據(jù)時(shí)鐘（輸出），分析時(shí)用 )。 滑窗計(jì)數(shù)器1signal q2:integer range 0 to CntNum_Bclk。已調(diào)信號(hào)脈沖計(jì)數(shù)器m1至m12，計(jì)數(shù)范圍0至15signal y1,y2,y3,y4,y5,y6,y7,y8,y9,y10,y11,y12 :std_logic。139。 當(dāng)start＝39。 其余時(shí)候計(jì)數(shù)器＋1 end if。 else b_clk = 39。process(clk,q,start) 此程序使滑窗計(jì)數(shù)器q1至q12分別進(jìn)行循環(huán)計(jì)數(shù)begin if start=39。 q3=0。 q7=0。 q11=0。時(shí)，計(jì)數(shù)器清零 elsif clk39。 當(dāng)滑窗控制計(jì)數(shù)器為0時(shí)，滑窗計(jì)數(shù) else 器q1清零 q1=q1+1。 當(dāng)滑窗控制計(jì)數(shù)器為1時(shí)，滑窗計(jì)數(shù) else 器q2清零 q2=