【正文】 積木塊是固定功能的標(biāo)準(zhǔn)集成電路，設(shè)計者需要根據(jù)需要選擇合適的器件，再由期間組成電路板最終完成設(shè)計。 FPGA現(xiàn)狀與發(fā)展過去，通常使用電路原理圖來實現(xiàn)群同步算法，如：逐比特移位法和預(yù)置啟動搜索法，設(shè)計都較復(fù)雜，要求設(shè)計者有豐富的硬件電路設(shè)計經(jīng)驗，要很熟悉器件的結(jié)構(gòu)及功能，設(shè)計時間較長，維護(hù)工作也很困難?？梢哉f，在同步通信系統(tǒng)中，“同步”是進(jìn)行信息傳輸?shù)那疤?，這就要求同步系統(tǒng)應(yīng)有高的可靠性。VSR傳輸設(shè)備用由12只850nm垂直腔面發(fā)射激光器（VCSEL）組成的激光器陣來代替?zhèn)鹘y(tǒng)的串行單激光器接口傳輸10Gbit/s數(shù)據(jù)。VSR4是OIF（Optical Internetworking Forum光互連論壇）制定的一套協(xié)議。已有全球通用的網(wǎng)絡(luò)節(jié)點接（NNI），從而簡化了信號的互通以及信號的傳輸、復(fù)用、交叉連接和交換過程。此后陸續(xù)通過了一系列關(guān)于SDH的建議，到目前為止已形成了一個完整的全球統(tǒng)一的光纖數(shù)字通信標(biāo)準(zhǔn)。其中，基本結(jié)構(gòu)設(shè)計上采用了六級并行計算模式，再根據(jù)具體步驟制定幀同步的流程圖，并以Altera公司開發(fā)的EDA工具QuartusII作為編譯、仿真平臺，完成了幀同步的硬件語言描述，從而達(dá)到了對數(shù)據(jù)結(jié)構(gòu)中幀定界的查找目的。在數(shù)字信號中，數(shù)據(jù)一般都是以幀結(jié)構(gòu)存在的，各個時隙的位置可以根據(jù)幀定界信號加以識別。本人授權(quán)　　 　 　大學(xué)可以將本學(xué)位論文的全部或部分內(nèi)容編入有關(guān)數(shù)據(jù)庫進(jìn)行檢索，可以采用影印、縮印或掃描等復(fù)制手段保存和匯編本學(xué)位論文。除了文中特別加以標(biāo)注引用的內(nèi)容外，本論文不包含任何其他個人或集體已經(jīng)發(fā)表或撰寫的成果作品。盡我所知，除文中特別加以標(biāo)注和致謝的地方外，不包含其他人或組織已經(jīng)發(fā)表或公布過的研究成果，也不包含我為獲得 及其它教育機構(gòu)的學(xué)位或?qū)W歷而使用過的材料。對本研究提供過幫助和做出過貢獻(xiàn)的個人或集體，均已在文中作了明確的說明并表示了謝意。對本文的研究做出重要貢獻(xiàn)的個人和集體，均已在文中以明確方式標(biāo)明。涉密論文按學(xué)校規(guī)定處理。因此在數(shù)字通信網(wǎng)中，幀同步是同步復(fù)接中最重要的部分，它包括幀同步碼的產(chǎn)生和幀同步碼的識別。通過對仿真測試和對輸出波形的理論分析，證明程序工作正常、方法行之有效，可以滿足相關(guān)標(biāo)準(zhǔn)及使用要求，并在速度、準(zhǔn)確率體現(xiàn)了二分查找算法的優(yōu)越性。 SDH傳輸網(wǎng)具有以下優(yōu)點： （1）全球通用的光接口標(biāo)準(zhǔn)； （2）一次到位的同步復(fù)用方式使傳輸系統(tǒng)的硬件品種、數(shù)量減少； （3）可以簡單地升級到更高的速率等級； （4）有豐富的開銷可供網(wǎng)絡(luò)管理使用，具有強有力的標(biāo)準(zhǔn)化網(wǎng)管功能； （5）具有承載諸如ATM（異步傳輸模式）的能力。同時已有一套標(biāo)準(zhǔn)化的信息結(jié)構(gòu)等級即同步傳輸模塊STM，并具有一種塊狀幀結(jié)構(gòu)，安排了豐富的開銷比特用于網(wǎng)絡(luò)的運行、管理和維護(hù)。這種VSR接口使用OC192速率和格式，速率為10Gbit/s與長距離接口不同，這種應(yīng)用不需要一定使用OC192信號在網(wǎng)絡(luò)組件間串行傳輸，而可以把信號映射到一些并行通道里傳輸（在數(shù)根光纖或者單根多模光纖上傳輸），同時一也可以使用多種光纖和波長。同步是通信系統(tǒng)中一個重要的實際問題。為了更加有效地利用信道，將低速數(shù)據(jù)合成一路高速數(shù)據(jù)傳輸，為了保證接收端能和發(fā)送端一致，必須有一個幀同步系統(tǒng)以實現(xiàn)發(fā)送端和接收端的幀同步。本文使用Verilog HDL語言編寫程序代碼，經(jīng)過綜合、仿真和優(yōu)化等過程，最終將產(chǎn)生的門級網(wǎng)絡(luò)表用開發(fā)工具自動寫入到芯片中，以代替?zhèn)鹘y(tǒng)原理圖來實現(xiàn)群同步算法，主要原因有：Verilog HDL具有強大的語言結(jié)構(gòu)，是一種集設(shè)計、模擬、綜合為一體的標(biāo)準(zhǔn)硬件描述語言，設(shè)計靈活，可以用模擬器來驗證程序的功能和時序的正確性；不要求設(shè)計者非常熟悉器件的內(nèi)部結(jié)構(gòu)，使得設(shè)計者可以集中精力從事設(shè)計構(gòu)思；Verilog HDL程序可讀性較好，可以在各EDA平臺上運行，具有良好的可移植性和維護(hù)性；Verilog HDL的設(shè)計可以與工藝無關(guān)。傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計只能對電路板進(jìn)行設(shè)計，通過設(shè)計電路板來實現(xiàn)系統(tǒng)功能。靈活的內(nèi)部功能塊組合、引出端定義等，可大大減少電路設(shè)計和電路板設(shè)計的工作量和難度，有效的增強設(shè)計的靈活性，提高生產(chǎn)效率。硬件以及硬件描述語言（Verilog HDL）；第三章 著重介紹幀同步的查找方案，對不同方案進(jìn)行比對，從優(yōu)而擇，確定論文的研究方向。比較基于原理算法所設(shè)計的程序的優(yōu)缺點。因此在數(shù)字通信網(wǎng)中，幀同步是同步復(fù)接設(shè)備中最重要的部分，它包括幀同步碼的產(chǎn)生和幀同步碼的識別，其中接收端的幀同步識別電路的結(jié)構(gòu)對同步性能的影響是主要的因素。來自O(shè)C192成幀器的16路622Mbit/s數(shù)據(jù)是字節(jié)對準(zhǔn)的，它們與622MHz時鐘同步。圖23 接收方向數(shù)據(jù)加工流程圖 OC192幀至數(shù)據(jù)通道映射輸入的16路622Mbit/s數(shù)據(jù)經(jīng)過幀定位和字節(jié)分接后分配到10個數(shù)據(jù)通道（如圖24所示）。所謂幀同步就是指收方應(yīng)當(dāng)從收到的比特流中準(zhǔn)確的區(qū)分幀的起始與終止，即是使收、發(fā)兩端的各路時隙脈沖相對應(yīng)并保持一致 , 從而保證各路數(shù)據(jù)進(jìn)行正確地傳輸和接收,不致發(fā)生收發(fā)通路間的混亂。一般通信系統(tǒng)設(shè)計中，同步單元電路大多以標(biāo)準(zhǔn)邏輯門設(shè)計為主，電路具有體積大，功耗大，可靠性低等缺點。本文給出了一種由全數(shù)字電路構(gòu)成的幀同步電路，并且采用FPGA技術(shù)，實現(xiàn)了幀同步電路的數(shù)字化、集成化幀同步器工作原理。其總體功能與模塊劃分在前兩章中分別有所描述。同理，經(jīng)過FPGA 的1:10串并的數(shù)據(jù)，SDH幀首比特等概率的出現(xiàn)在160比特數(shù)據(jù)的任意一位。方法是采用159個20位比較器與幀同步字符比較，當(dāng)幀同步字符與待比較數(shù)據(jù)相等的時候，該比較器給出指示信號，表示找到了幀同步字符在160位數(shù)據(jù)中的位置。但對于OC192這樣的高速數(shù)據(jù)流，如果采用FPGA實現(xiàn)，需要使用159個20位比較器（碼組和比較器位數(shù)的選擇在后面有討論）和一個319:160選擇器（功能見表31）。由于在OC192幀結(jié)構(gòu)中有192個A1，按16位的并行數(shù)據(jù)計算，在一幀數(shù)據(jù)到來的時候，將有至少8個周期的數(shù)據(jù)全是A1。因為如果某一周期數(shù)據(jù)是AIA2交界時，前一周期的數(shù)據(jù)必定全是A1，本周期的數(shù)據(jù)高位是A低位是A2。這一改進(jìn)省去了6個比較器。由于對于排序數(shù)組的最快查找方法是二分查找法，故這里將二分查找的思想應(yīng)用于數(shù)字邏輯電路中，得到了優(yōu)化的幀搜索對齊方法。因為數(shù)據(jù)位寬是8的整數(shù)倍，所以盡管160位的數(shù)據(jù)中A1不一定是按字節(jié)對準(zhǔn)的，但在前后兩個周期相異或的時候，如果兩個周期數(shù)據(jù)都是A1，則異或的結(jié)果必定全是0。第一周期：10110111 10110111 10110111 1……0110111第二周期：10110111 10110001 01000001 0……1000001異或結(jié)果：00000000 00000110 11110110 1……1110110圖31 幀定位數(shù)據(jù)產(chǎn)生基于上述方法，在實現(xiàn)幀同步電路的時候就不必要去比較幀同步字符，而只要在一個起始都是0的數(shù)字序列中采用二分查找法找到第一個1的位置。異或門將每個周期和上一個周期的數(shù)據(jù)進(jìn)行異或后寄存，比較器判斷異或結(jié)果是否全為0，當(dāng)為。觀察異或結(jié)果不全為0的部分，發(fā)現(xiàn)沒有超過兩位全0的組合，故每次查找所用比較器只需兩位（實際用或門實現(xiàn)，見圖34）。每一級通道選擇器寄存上一周期的低位數(shù)據(jù)，根據(jù)所給控制信號選擇輸出。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。 （3）FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳。目前FPGA的品種很多，有XILINX的XC系列、TI公司的TPC系列、ALTERA公司的FIEX系列等。設(shè)計人員利用它可以在辦公室或?qū)嶒炇依镌O(shè)計出所需的專用集成電路，從而大大縮短了產(chǎn)品上市時間，降低了開發(fā)成本?，F(xiàn)在主要的語言VHDL （Very High Speed Integerated Hardware Description Language）和Verilog HDL （Verilog Hardware Description Language）適應(yīng)了歷史發(fā)展的趨勢和要求，先后成為IEEE標(biāo)準(zhǔn)。接下來用專用集成電路（ASIC）或現(xiàn)場可編程門陣列（FPGA）自動布局布線工具把網(wǎng)表轉(zhuǎn)換成具體的電路布線結(jié)構(gòu)。（4）采用HDL語言的源程序作為歸檔文件的資料量小，便于保存，可繼承性好。工程師還得非常熟悉所選器件的內(nèi)部結(jié)構(gòu)和外部引線特點，才能達(dá)到設(shè)計要求。當(dāng)所設(shè)計功能滿足需要時，再考慮以何種方式（即邏輯綜合過程）完成所需要的設(shè)計，井能直接使用功能定義的描述。（3）系統(tǒng)支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件；使用組合編譯方式可一次完成整體設(shè)計流程；自動定位編譯錯誤；高效的期間編程與驗證工具。Quartus II工程軟件擁有FPGA和CPLD設(shè)計的所有階段的解決方案。通過對二分法原理的分析得知，其主要工作原理是基于對目標(biāo)數(shù)據(jù)的分析和計算構(gòu)成的，主要工作過程則是將數(shù)據(jù)分為上下兩個半段并判斷待查找的有效字節(jié)的分布情況，根據(jù)反饋的控制信號將反饋的控制信號作為下一級輸入數(shù)據(jù)的控制信號，這樣周期性的運算結(jié)果即可達(dá)到縮小目標(biāo)范圍的目的。整體結(jié)構(gòu)圖如下所示：圖44 整體結(jié)構(gòu)模塊示意圖（1）分段模塊 在分段模塊中，其具體的工作則是將輸入的有效數(shù)據(jù)按其長度分為上下的兩個半段，為以后的數(shù)據(jù)輸出控制作好準(zhǔn)備（模塊示意圖見圖446），具體程序如下所示：module max11(a,y3,y4,y5)。wire [79:0]y3,y4。assign y5=a[80]amp。（2）判斷模塊在判斷模塊中，主要的工作重點則是將上一環(huán)節(jié)中的輸出數(shù)據(jù)進(jìn)行篩選性計算，提取中間兩位（即分段后上半段數(shù)據(jù)的末位和下半段數(shù)據(jù)的首位）做固定運算（判斷示意圖詳見圖47）。input[79:0] y6。always (sel or y5 or y6)beginif(sel= =1)y7=y5。程序及結(jié)構(gòu)示意圖如下所示：module max13 (a,b,clk)。reg [79:0] b。這樣操作使程序結(jié)構(gòu)化突出，操作簡便，更有利于后期的調(diào)試和他人的閱讀。在完成整個計算過程中，我們將其分成兩大部分。我們總結(jié)出第六級控制字的返回值與輸入碼的對應(yīng)標(biāo)準(zhǔn)。input[4:0] in_data。b00001: y = 4。b00011: y = 3。b00110: y = 2。b01010: y = 1。b01101: y = 1。b01111: y = 1。b10110: y = 0。b11010: y = 0。b11101: y = 0。b11111: y =0。需要說明的是，當(dāng)在前一幀進(jìn)入的數(shù)據(jù)中沒有找到幀頭時，其控制字的輸出是為0的。input y1,y2,y3,y4,y5。endmodule圖411 第六級計算控制單元的模塊化示意圖在上述程序中我們注意到，出現(xiàn)了一個計算公式的賦值運算行。并通過輸出，最終達(dá)到控制幀頭輸出的目的。在編譯無誤的情況下（少量的非嚴(yán)重性警告是可以忽略的），進(jìn)入仿真界面。仿真工作主要分四步完成：（1）建立新的波形輸出文件，定義輸入輸出，通過設(shè)置輸入輸出特性參數(shù)定義和約束其變化和計算。而造成誤差的主要原因是因為整個實體的結(jié)構(gòu)定義是由六個串行的計算單元構(gòu)成。由于在VSR4的協(xié)議定義中，而數(shù)據(jù)是通過10個通道進(jìn)行傳輸?shù)?。在非傳輸錯誤的情況下，其計算的正確率也可達(dá)到100%。實現(xiàn)了控制和尋找?guī)ń绲哪康?。?）采用面向FPGA的芯片設(shè)計，簡化了系統(tǒng)結(jié)構(gòu)，給設(shè)計和調(diào)試帶來極大的方便。故在今后的實踐中，整體程序和結(jié)構(gòu)需進(jìn)一步的完善和優(yōu)化，不斷提高運行速率。output [7:0]out_data。assign y11=(!c[19])*(!c[20])+(!c[19])*(c[20])。wire [79:0]y1,y2。wire y7。reg [19:0]y12,d。wire [4:0]y17,y18。reg [3:0]y。l4 (d,e,clk)。input[159:0] a。wire y3。assign y3=(~a[79])amp。endalways ( posedge clk )beginif(clk)b=y4。output[39:0] c。assign y5=b[79:40]。always (y5 or y6 or y7)beginif(y7==1)y8=y5。input[39:0] c。wire y11。assign y11=(~c[19])amp。endalways ( posedge clk )beginif(clk)d=y12。output[9:0] e。assign y13=d[19:10]。always (y13 or y14 or y15)beginif(y15==1)y16=y13。input[9:0] e。wire y19。assign y19=(~e[4])amp。endalways ( posedge clk )beginif(clk)f=y20。output [3:0]y。 539。 539。 539。 539。 539。 539。 539。 539。 539。 539。雖然辛苦，但終于完成了這篇論文。
在這里首先要感謝我的導(dǎo)師李韶遠(yuǎn)老師，您知識淵博、治學(xué)認(rèn)真而嚴(yán)謹(jǐn)，感謝您從開始一路指導(dǎo)至本文的完成，從論文題目的選定到論文寫作的指導(dǎo)，初稿的審閱修改，李老師都傾注了很多心血，提出了很多有益意見。
　 最后,要特別