【正文】 =e[4:0]。endendmodulemodule l5 (e,f,clk)。reg [9:0]y16,e。elsey12=y10。wire [19:0]y9,y10。(~b[40])。input clk。assign y2=a[79:0]。endmodulemodule l1 (a,b,clk)。wire y3,y7,y11,y15,y19。wire y11。assign out_data = 80*y3+40*y7+20*y11+10*y15+5*y19+y。input clk。（3）程序運(yùn)行可靠性強(qiáng)，誤碼率低，同時(shí)采用并行計(jì)算方式提高了速度。綜上所述，通過(guò)對(duì)程序的規(guī)劃、測(cè)試和驗(yàn)證可以得出：程序在時(shí)間上完全可以達(dá)到VSR4協(xié)議標(biāo)準(zhǔn)。第一次測(cè)試：A1A2的交界點(diǎn)設(shè)置為127位處，觀察輸出波形詳見(jiàn)圖412：第二次測(cè)試：A1A2的交界點(diǎn)設(shè)置為37位處，觀察輸出波形詳見(jiàn)圖413：表42 輸入輸出仿真分配表端口名稱數(shù)值類(lèi)型端口類(lèi)型位寬顯示方式a9leverinput160binaryClk9leverinput/binaryy39leveroutput1binaryy79leveroutput1binaryy119leveroutput1binaryy159leveroutput1binaryy199leveroutput1binaryout_data9leveroutput8Binary/Decimal圖412 A1A2交界點(diǎn)為127位處的波形輸出圖413 A1A2交界點(diǎn)為37位處的波形輸出（3）波形分析及指標(biāo)驗(yàn)證觀察現(xiàn)有輸出波形，可以看到在前五級(jí)的實(shí)時(shí)響應(yīng)中，在計(jì)算的開(kāi)始時(shí)期（21ns處）都存在著不同程度的計(jì)算誤差。啟動(dòng)Quartus II軟件，在其設(shè)計(jì)平臺(tái)上編輯已完成的程序并進(jìn)行編譯。assign out_data = 80*y1+40*y2+20*y3+10*y4+5*y5+y。在該模塊中，它將綜合之前五級(jí)所得到的控制字，計(jì)算出的A1A2分界點(diǎn)的的坐標(biāo)值，最終連同幀頭一齊輸出，完成對(duì)一幀數(shù)據(jù)的查找工作。 539。 539。 539。 539。alwaysbegin case (in_data) 539。但根據(jù)VSR的工作及傳輸特性，同時(shí)考慮到傳輸中的誤碼，可能出現(xiàn)的情況共計(jì)19種（如表41所示）。其中打包后的程序模塊與其實(shí)體名保持一致，再次編譯成功后可在該環(huán)境下進(jìn)行連接。輸出模塊的主要任務(wù)則是根據(jù)時(shí)鐘的輸入將結(jié)果輸出至下一級(jí)，進(jìn)行下一個(gè)周期的計(jì)算。input[79:0] y5。assign y4=a[79:0]。簡(jiǎn)言之，整個(gè)運(yùn)算過(guò)程通過(guò)對(duì)數(shù)據(jù)的分段、計(jì)算、判斷和控制逐級(jí)的對(duì)數(shù)據(jù)進(jìn)行分析以達(dá)到縮小范圍、精確查找的目的。它是可編程片上系統(tǒng)（SOPC）設(shè)計(jì)的綜合性環(huán)境。設(shè)計(jì)人員首先要考慮規(guī)劃出能完成某一具體功能、滿足自己產(chǎn)品系統(tǒng)設(shè)計(jì)要求的某一功能模塊，利用某種方式（如HDL硬件描述語(yǔ)言）把功能描述出來(lái)，通過(guò)功能仿真以驗(yàn)證設(shè)計(jì)思路的正確性。（3）采用HDL語(yǔ)言設(shè)計(jì)系統(tǒng)營(yíng)建電路時(shí)，主要的設(shè)計(jì)文件是用HDL語(yǔ)言編寫(xiě)的源程序，也可以將HDL語(yǔ)言編寫(xiě)的源程序轉(zhuǎn)化成電路原理圖形式輸出，降低了營(yíng)建電路的設(shè)計(jì)難度。 Verilog HDL語(yǔ)言簡(jiǎn)介硬件描述語(yǔ)言的發(fā)展至今已經(jīng)有20多年的歷史。可以說(shuō)，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 OC192幀同步模塊總體電路結(jié)構(gòu)OC192幀同步電路模塊的框圖和接口定義見(jiàn)圖35和表32圖35 OC192 幀同步電路表32 OC192幀同步電路信號(hào)端口名方向位寬功能定義Reset輸入1模塊異步復(fù)位信號(hào)，1上升沿有效Clk輸入1模塊時(shí)鐘輸入，D_IN輸入160未對(duì)齊幀數(shù)據(jù)輸入Fr輸出1幀同步信號(hào)脈沖，在數(shù)據(jù)前一個(gè)周期置高Lock輸出1幀數(shù)據(jù)輸出，當(dāng)Lock高時(shí)數(shù)據(jù)有效D_OUT輸出160幀數(shù)據(jù)有效輸出，表示系統(tǒng)鎖定在同步狀態(tài)4 設(shè)計(jì)與實(shí)現(xiàn) FPGA概述FPGA是英文Field Programmable Gate Array的縮寫(xiě)，即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。圖33 異或定位模塊二分查找模塊查找A1A2交界處的位置，并輸出指示其位置信息的二進(jìn)制編碼。00……00_ 11011110_ 11011110……，其中第一個(gè)1的位置就代表了A1和A2的交界。該方法的核心思想是，將輸入的數(shù)據(jù)流看成是一個(gè)待查找的數(shù)組，而幀定位符就是待查找的數(shù)據(jù)。接下來(lái)再對(duì)160位字節(jié)對(duì)齊的數(shù)據(jù)進(jìn)行處理，判斷每個(gè)字節(jié)的數(shù)據(jù)是A1還是A2。該方案理論上對(duì)高、低速率均適用。此時(shí)，SDH幀首比特不能保證出現(xiàn)在16比特?cái)?shù)據(jù)的最高位（MSB），而是隨機(jī)等概率的出現(xiàn)在16比特中的任意一位。當(dāng)今高速發(fā)展的FPGA/CPLD兼有串、并行工作方式和高速、高可靠性的特點(diǎn)，并可以結(jié)合具有強(qiáng)大的行為描述能力和豐富的仿真語(yǔ)句的VHDL語(yǔ)言進(jìn)行描述，使其在電子系統(tǒng)設(shè)計(jì)中得到廣泛的應(yīng)用。圖24 OC192成幀器適配到數(shù)據(jù)通道 VSR幀同步在數(shù)字通信系統(tǒng)中，同步具有相當(dāng)重要的地位，系統(tǒng)能否有效、可靠地工作，在很大程度上取決于是否有良好的同步系統(tǒng)。圖2l OC192幀結(jié)構(gòu)數(shù)據(jù) 發(fā)送方向的數(shù)據(jù)傳送發(fā)送方向功能框圖見(jiàn)圖22。第五章 對(duì)本次設(shè)計(jì)的結(jié)論及展望。將電路板大部分的設(shè)計(jì)工作放在對(duì)邏輯器件的設(shè)計(jì)中進(jìn)行，通過(guò)對(duì)芯片設(shè)計(jì)來(lái)完成數(shù)字系統(tǒng)的邏輯功能。 FPGA現(xiàn)狀與發(fā)展過(guò)去，通常使用電路原理圖來(lái)實(shí)現(xiàn)群同步算法，如：逐比特移位法和預(yù)置啟動(dòng)搜索法，設(shè)計(jì)都較復(fù)雜，要求設(shè)計(jì)者有豐富的硬件電路設(shè)計(jì)經(jīng)驗(yàn)，要很熟悉器件的結(jié)構(gòu)及功能，設(shè)計(jì)時(shí)間較長(zhǎng)，維護(hù)工作也很困難。VSR傳輸設(shè)備用由12只850nm垂直腔面發(fā)射激光器（VCSEL）組成的激光器陣來(lái)代替?zhèn)鹘y(tǒng)的串行單激光器接口傳輸10Gbit/s數(shù)據(jù)。已有全球通用的網(wǎng)絡(luò)節(jié)點(diǎn)接（NNI），從而簡(jiǎn)化了信號(hào)的互通以及信號(hào)的傳輸、復(fù)用、交叉連接和交換過(guò)程。其中，基本結(jié)構(gòu)設(shè)計(jì)上采用了六級(jí)并行計(jì)算模式，再根據(jù)具體步驟制定幀同步的流程圖，并以Altera公司開(kāi)發(fā)的EDA工具QuartusII作為編譯、仿真平臺(tái)，完成了幀同步的硬件語(yǔ)言描述，從而達(dá)到了對(duì)數(shù)據(jù)結(jié)構(gòu)中幀定界的查找目的。本人授權(quán)　　 　 　大學(xué)可以將本學(xué)位論文的全部或部分內(nèi)容編入有關(guān)數(shù)據(jù)庫(kù)進(jìn)行檢索，可以采用影印、縮印或掃描等復(fù)制手段保存和匯編本學(xué)位論文。盡我所知，除文中特別加以標(biāo)注和致謝的地方外，不包含其他人或組織已經(jīng)發(fā)表或公布過(guò)的研究成果，也不包含我為獲得 及其它教育機(jī)構(gòu)的學(xué)位或?qū)W歷而使用過(guò)的材料。對(duì)本文的研究做出重要貢獻(xiàn)的個(gè)人和集體，均已在文中以明確方式標(biāo)明。因此在數(shù)字通信網(wǎng)中，幀同步是同步復(fù)接中最重要的部分，它包括幀同步碼的產(chǎn)生和幀同步碼的識(shí)別。 SDH傳輸網(wǎng)具有以下優(yōu)點(diǎn)： （1）全球通用的光接口標(biāo)準(zhǔn)； （2）一次到位的同步復(fù)用方式使傳輸系統(tǒng)的硬件品種、數(shù)量減少； （3）可以簡(jiǎn)單地升級(jí)到更高的速率等級(jí)； （4）有豐富的開(kāi)銷(xiāo)可供網(wǎng)絡(luò)管理使用，具有強(qiáng)有力的標(biāo)準(zhǔn)化網(wǎng)管功能； （5）具有承載諸如ATM（異步傳輸模式）的能力。這種VSR接口使用OC192速率和格式，速率為10Gbit/s與長(zhǎng)距離接口不同，這種應(yīng)用不需要一定使用OC192信號(hào)在網(wǎng)絡(luò)組件間串行傳輸，而可以把信號(hào)映射到一些并行通道里傳輸（在數(shù)根光纖或者單根多模光纖上傳輸），同時(shí)一也可以使用多種光纖和波長(zhǎng)。為了更加有效地利用信道，將低速數(shù)據(jù)合成一路高速數(shù)據(jù)傳輸，為了保證接收端能和發(fā)送端一致，必須有一個(gè)幀同步系統(tǒng)以實(shí)現(xiàn)發(fā)送端和接收端的幀同步。傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)只能對(duì)電路板進(jìn)行設(shè)計(jì)，通過(guò)設(shè)計(jì)電路板來(lái)實(shí)現(xiàn)系統(tǒng)功能。硬件以及硬件描述語(yǔ)言（Verilog HDL）；第三章 著重介紹幀同步的查找方案，對(duì)不同方案進(jìn)行比對(duì)，從優(yōu)而擇，確定論文的研究方向。因此在數(shù)字通信網(wǎng)中，幀同步是同步復(fù)接設(shè)備中最重要的部分，它包括幀同步碼的產(chǎn)生和幀同步碼的識(shí)別，其中接收端的幀同步識(shí)別電路的結(jié)構(gòu)對(duì)同步性能的影響是主要的因素。圖23 接收方向數(shù)據(jù)加工流程圖 OC192幀至數(shù)據(jù)通道映射輸入的16路622Mbit/s數(shù)據(jù)經(jīng)過(guò)幀定位和字節(jié)分接后分配到10個(gè)數(shù)據(jù)通道（如圖24所示）。一般通信系統(tǒng)設(shè)計(jì)中，同步單元電路大多以標(biāo)準(zhǔn)邏輯門(mén)設(shè)計(jì)為主，電路具有體積大，功耗大，可靠性低等缺點(diǎn)。其總體功能與模塊劃分在前兩章中分別有所描述。方法是采用159個(gè)20位比較器與幀同步字符比較，當(dāng)幀同步字符與待比較數(shù)據(jù)相等的時(shí)候，該比較器給出指示信號(hào)，表示找到了幀同步字符在160位數(shù)據(jù)中的位置。由于在OC192幀結(jié)構(gòu)中有192個(gè)A1，按16位的并行數(shù)據(jù)計(jì)算，在一幀數(shù)據(jù)到來(lái)的時(shí)候，將有至少8個(gè)周期的數(shù)據(jù)全是A1。這一改進(jìn)省去了6個(gè)比較器。因?yàn)閿?shù)據(jù)位寬是8的整數(shù)倍，所以盡管160位的數(shù)據(jù)中A1不一定是按字節(jié)對(duì)準(zhǔn)的，但在前后兩個(gè)周期相異或的時(shí)候，如果兩個(gè)周期數(shù)據(jù)都是A1，則異或的結(jié)果必定全是0。異或門(mén)將每個(gè)周期和上一個(gè)周期的數(shù)據(jù)進(jìn)行異或后寄存，比較器判斷異或結(jié)果是否全為0，當(dāng)為。每一級(jí)通道選擇器寄存上一周期的低位數(shù)據(jù)，根據(jù)所給控制信號(hào)選擇輸出。 （3）FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳。設(shè)計(jì)人員利用它可以在辦公室或?qū)嶒?yàn)室里設(shè)計(jì)出所需的專(zhuān)用集成電路，從而大大縮短了產(chǎn)品上市時(shí)間，降低了開(kāi)發(fā)成本。接下來(lái)用專(zhuān)用集成電路（ASIC）或現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）自動(dòng)布局布線工具把網(wǎng)表轉(zhuǎn)換成具體的電路布線結(jié)構(gòu)。工程師還得非常熟悉所選器件的內(nèi)部結(jié)構(gòu)和外部引線特點(diǎn)，才能達(dá)到設(shè)計(jì)要求。（3）系統(tǒng)支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來(lái)生成編程文件；使用組合編譯方式可一次完成整體設(shè)計(jì)流程；自動(dòng)定位編譯錯(cuò)誤；高效的期間編程與驗(yàn)證工具。通過(guò)對(duì)二分法原理的分析得知，其主要工作原理是基于對(duì)目標(biāo)數(shù)據(jù)的分析和計(jì)算構(gòu)成的，主要工作過(guò)程則是將數(shù)據(jù)分為上下兩個(gè)半段并判斷待查找的有效字節(jié)的分布情況，根據(jù)反饋的控制信號(hào)將反饋的控制信號(hào)作為下一級(jí)輸入數(shù)據(jù)的控制信號(hào)，這樣周期性的運(yùn)算結(jié)果即可達(dá)到縮小目標(biāo)范圍的目的。wire [79:0]y3,y4。（2）判斷模塊在判斷模塊中，主要的工作重點(diǎn)則是將上一環(huán)節(jié)中的輸出數(shù)據(jù)進(jìn)行篩選性計(jì)算，提取中間兩位（即分段后上半段數(shù)據(jù)的末位和下半段數(shù)據(jù)的首位）做固定運(yùn)算（判斷示意圖詳見(jiàn)圖47）。always (sel or y5 or y6)beginif(sel= =1)y7=y5。reg [79:0] b。在完成整個(gè)計(jì)算過(guò)程中，我們將其分成兩大部分。input[4:0] in_data。b00011: y = 3。b01010: y = 1。b01111: y = 1。b11010: y = 0。b11111: y =0。input y1,y2,y3,y4,y5。并通過(guò)輸出，最終達(dá)到控制幀頭輸出的目的。仿真工作主要分四步完成：（1）建立新的波形輸出文件，定義輸入輸出，通過(guò)設(shè)置輸入輸出特性參數(shù)定義和約束其變化和計(jì)算。由于在VSR4的協(xié)議定義中，而數(shù)據(jù)是通過(guò)10個(gè)通道進(jìn)行傳輸?shù)?。?shí)現(xiàn)了控制和尋找?guī)ń绲哪康?。故在今后的?shí)踐中，整體程序和結(jié)構(gòu)需進(jìn)一步的完善和優(yōu)化，不斷提高運(yùn)行速率。assign y11=(!c[19])*(!c[20])+(!c[19])*(c[20])。wire y7。wire [4:0]y17,y18。l4 (d,e,clk)。wire y3。endalways ( posedge clk )beginif(clk)b=y4。assign y5=b[79:40]。input[39:0] c。assign y11=(~c[19])amp。output[9:0] e。always (y13 or y14 or y15)beginif(y15==1)y16=y13。wire y19。endalways ( posedge clk )beginif(clk)f=y20。 539。 539。 539。 539。 539。雖然辛苦，但終于完成了這篇論文。
　 最后,要特別感謝那些在百忙之中評(píng)閱本論文的專(zhuān)家、教授、老師，感謝您提出的寶貴意見(jiàn)和建議，正是因?yàn)橛心鷤兊闹笇?dǎo)才使文章得以更加的完善，讓我的未來(lái)更加明亮。對(duì)本文的研究做出重要貢獻(xiàn)的個(gè)人和集體均已在文中以明確方式標(biāo)明。首先非常感謝學(xué)校開(kāi)設(shè)這個(gè)課題，為本人日后從事計(jì)算機(jī)方面的工作提供了經(jīng)驗(yàn)，奠定了基礎(chǔ)。從他身上，我學(xué)到了許多能受益終生的東西。感謝老師四年來(lái)對(duì)我孜孜不倦的教誨，對(duì)我成長(zhǎng)的關(guān)心和愛(ài)護(hù)。在論文的撰寫(xiě)過(guò)程中老師們給予我很大的幫助，幫助解決了不少的難點(diǎn)，使得論文能夠及時(shí)完成，這里一并表示真誠(chéng)的感謝。四年的風(fēng)風(fēng)雨雨，我們一同走過(guò)，充滿著關(guān)愛(ài)，給我留下了值得珍藏的最美好的記憶。其次，我要感謝大學(xué)四年中所有的任課老師和輔導(dǎo)員在學(xué)習(xí)期間對(duì)我的嚴(yán)格要求，感謝他們對(duì)我學(xué)習(xí)上和生活上的幫助，使我了解了許多專(zhuān)業(yè)知識(shí)和為人的道理，能夠在今后的生活道路上有繼續(xù)奮斗的力量。本次畢業(yè)設(shè)計(jì)是對(duì)我大學(xué)四年學(xué)習(xí)下來(lái)最好的檢驗(yàn)。 盡我所知，除文中已經(jīng)特別注明引用的內(nèi)容和致謝的地方外，本論文不包