【正文】 本設(shè)計(jì)中最頂層的圖形設(shè)計(jì)文件。高位的零不用輸入，因此密碼可以為 1～ 8 位。共陽(yáng)極 LED 顯示塊的發(fā)光二極管與陽(yáng)極并接 [25]。每個(gè)按鍵通過(guò)動(dòng)態(tài)掃描需要八根 I/O 口線，每根 I/O 口線上的按鍵工作狀態(tài)不會(huì)影響其他 I/O 口線的工作狀態(tài)。 MAX+PLUS II 支持各種 HDL輸入選項(xiàng)，包括 VHDL、Verilog HDL 和 ALTERA 的硬件描述 語(yǔ)言 AHDL；提供豐富的庫(kù)單元供設(shè)計(jì)者調(diào)用，其中包括 74 個(gè)系列的全部器件和多種特殊的邏輯宏單元（ macrofunction），以及新型的參數(shù)化的巨單元（ magafunction）。初始化后，器件進(jìn)入用戶模式，開始系統(tǒng)運(yùn)行。FLEX10K 器件是工業(yè)界第一個(gè)嵌入式的 PLD(可編程邏輯器件 ),由于其具有高密度、低成本、低功率等特點(diǎn) ,成為當(dāng)今 Altera PLD 中應(yīng)用廣泛的器件系列 [19]。輸入正確密碼后，按確認(rèn)鍵即可開門，在門開的狀態(tài)下，第一次輸入新密碼后再確認(rèn)密碼可設(shè)置密碼，輸入的密碼在八位數(shù)碼管上顯示，最后輸入的數(shù)字顯示在最右邊，每輸入一位數(shù)字，密碼在數(shù)碼管上的顯示左移一位。由于采用的是可編程邏輯器件 FPGA，使得系統(tǒng)有相當(dāng)大的靈活性，隨時(shí)可以進(jìn)行硬件升級(jí)、擴(kuò)展。接著，再用專用集成電路 (ASIC)或現(xiàn)場(chǎng)可編程門陣列 (FPGA)自動(dòng)布局布線工具，把網(wǎng)表轉(zhuǎn)換為要實(shí)現(xiàn)的具體電 路布線結(jié)構(gòu)。具體說(shuō)明如下： （ 1）實(shí)體（ ENTITY） 程序是設(shè)計(jì)的基本模塊和初級(jí)單元 ,在分層設(shè)計(jì)中 ,頂層有頂層實(shí)體 ,含在頂層實(shí)體中的較低層的描述為底層實(shí)體 .配置把頂層實(shí)體和底層實(shí)體連接起來(lái) .實(shí)體說(shuō)明語(yǔ)句僅對(duì)本實(shí)體與外部電路接口進(jìn)行描述 . （ 2）結(jié)構(gòu)體（ ARCHITECTURE） 結(jié)構(gòu)體也叫構(gòu)造體 ,描述了實(shí)體的結(jié)構(gòu)、行為、元件及內(nèi)部連接關(guān)系，也就是說(shuō)它定義了設(shè)計(jì)實(shí)體的功能，規(guī)定了設(shè)計(jì)實(shí)體的數(shù)據(jù)流程，制定了實(shí)體內(nèi)部元件的連接關(guān)系。 VHDL 支持硬件的設(shè)計(jì)、驗(yàn)證、綜合和測(cè)試 ,以及硬件設(shè)計(jì)數(shù)據(jù)的交換、維護(hù)、修改和硬件的實(shí)現(xiàn) ,具有描述能力強(qiáng)、生命周期長(zhǎng)、支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用等優(yōu)點(diǎn) [13]。 （ 4）電子設(shè)計(jì)自動(dòng)化 EDA 工具 EDA工具使得用戶對(duì)設(shè)計(jì)的輸入綜合仿真非常方便 Altera的 Max+PlusII給用戶提供了豐富的宏庫(kù)和 LPM(參數(shù)模塊庫(kù) Library of Parameterized Modules)EDA 環(huán)境由 Unix/Windows 共存開發(fā)環(huán)境轉(zhuǎn)換 事實(shí)上 通過(guò)符合國(guó)際標(biāo)準(zhǔn)的硬件描述語(yǔ)言 如 VHDL 或 VERILOG HDL 來(lái)進(jìn)行電子系統(tǒng)設(shè)計(jì)和產(chǎn)品開發(fā)由于開發(fā)工具的通用性 設(shè)計(jì)語(yǔ)言的標(biāo)準(zhǔn)化以及設(shè)計(jì)過(guò)程幾乎與所用的 CPLD/FPGA 器件的硬件結(jié)構(gòu)沒有關(guān)系 所以設(shè)計(jì)成功的各類邏輯功能塊軟件有很好的兼容性和可移植性它幾乎可用于任何型號(hào)的 CPLD/FPGA中 從而使得片上系統(tǒng)的產(chǎn)品設(shè)計(jì)效率大幅度提高，使其用更為廣泛和方便。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 可以說(shuō)， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 FPGA 的簡(jiǎn)介 FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在 PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物 [9]。這些 NRE成本可能從數(shù)十萬(wàn)美元至數(shù)百萬(wàn)美元。邏輯器件提供特定的功能，包括器件與器件間的接口、數(shù)據(jù)通信、信號(hào)處理、數(shù)據(jù)顯示、定時(shí)和控制操作、以及系統(tǒng)運(yùn)行所需要的所有其它 功能 [7]。 3 課題的主要研究工作 課題主要解決系統(tǒng)硬件和軟件兩方面的問(wèn)題。它與傳統(tǒng)鎖具的不同之處在于：它與可編程邏輯器件實(shí)現(xiàn)系統(tǒng)的設(shè)計(jì)，應(yīng)用簡(jiǎn)潔清晰的 VHDL 語(yǔ)言實(shí)現(xiàn)設(shè)計(jì)編程思想，能夠?qū)崿F(xiàn)適時(shí)、智能控制管理功能，特別是在系統(tǒng)的擴(kuò)展上有很好的優(yōu)勢(shì)。這種電路的特點(diǎn)就是密碼修改只能通過(guò)改變電路的連接來(lái)實(shí)現(xiàn)，密碼很容易被破解，電路復(fù)雜，故障率高。在該系統(tǒng)的基礎(chǔ)上增加相應(yīng)的輔助設(shè)備可以進(jìn)行電梯控制、車輛進(jìn)出控制，物業(yè)消防監(jiān)控、餐飲收費(fèi)、私家車庫(kù)管理等，真正實(shí)現(xiàn)區(qū)域內(nèi)一卡智能管理。 通過(guò)仿真調(diào)試，利用可編程器件 FPGA 的電子密碼鎖的設(shè)計(jì)基本達(dá)到了預(yù)期目的。在實(shí)際應(yīng)用中 , 由于程序容易跑飛 , 系統(tǒng)的可靠性能較差。 在數(shù)字技術(shù)網(wǎng)絡(luò)技術(shù)飛速發(fā)展的今天，電子密碼鎖技術(shù)得到了迅猛的發(fā)展。由于采用的是可編程邏輯器件FPGA，使得系統(tǒng)有相當(dāng)大的靈活性，隨時(shí)可以進(jìn)行硬件升級(jí)、擴(kuò)展，而且系統(tǒng)設(shè)計(jì)完善以后還可以將主控的 FPGA 固化成一片 ASIC，那么這塊 ASIC 就可以作為專用的數(shù)字密碼鎖芯片。當(dāng)然，密碼又不能太復(fù)雜，太復(fù)雜了可能自己都糊涂了，或者輸入密碼操作成功率低，造成使用不便。IC 卡電子密碼鎖成本低，體積小，卡片本身無(wú)須電源等優(yōu)點(diǎn)占領(lǐng)了一定的市場(chǎng)份額，但是由于有機(jī)械接觸，會(huì)產(chǎn)生接觸磨損，而且使用不太方便，在一定程度上限制了它的應(yīng)用；射頻卡式電子 密碼鎖是非接觸式電子密碼鎖，成本也不太高，體積跟 IC卡密碼鎖相當(dāng)，卡片使用感應(yīng)電源，重量很輕，技術(shù)成熟，受到了廣泛的歡迎，但是與 IC 卡電子密碼鎖相比，成本偏高；指紋識(shí)別電子密碼鎖和瞳孔識(shí)別電子密碼鎖可靠性很高，安全性是目前應(yīng)用系統(tǒng)中最高的，但是成本高昂，還沒進(jìn)入大眾化使用階段 [5]。 4 2 FPGA 的相關(guān)介紹 可編程邏輯器件 在數(shù)字電子系統(tǒng)領(lǐng)域，存在三種基本的器件類型：存儲(chǔ)器、微處理器和邏輯器件。而且，如果器件工作不合適，或者如果應(yīng)用要求發(fā)生了變化 ，那么就必須開發(fā)全新的設(shè)計(jì)。 采用 PLD的另一個(gè)關(guān)鍵優(yōu)點(diǎn)是在設(shè)計(jì)階段中客戶可根據(jù)需要修改電路，直到對(duì)設(shè)計(jì)工作感到滿意為止。 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復(fù)使用。 FPGA 越來(lái)越多地采用了先進(jìn)的 JTAG ISP和 ICR 技術(shù)。 8 3 基于 FPGA 設(shè)計(jì)的硬件描述語(yǔ)言 VHDL VHDL 語(yǔ)言簡(jiǎn)介 目前數(shù)字系統(tǒng)的設(shè)計(jì)可以直接面向用戶需求 ,根據(jù)系統(tǒng)的行為和功能要求 ,自上而 下地逐層完成相應(yīng)的描述、綜合、優(yōu)化、仿真與驗(yàn)證 ,直到生成器件 ,實(shí)現(xiàn)電子設(shè)計(jì)自動(dòng)化。 VHDL 語(yǔ)言的特點(diǎn) VHDL 語(yǔ)言主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，其具有以下特點(diǎn)： （ 1）作為 HDL 的第一個(gè)國(guó)際標(biāo)準(zhǔn)， VHDL 具有很強(qiáng)的可移植性； （ 2）具有豐富的模擬仿真語(yǔ)句和庫(kù)函數(shù)； （ 3） VHDL 有良好的可讀性，接近高級(jí)語(yǔ)言，容易理解； （ 4）系統(tǒng)設(shè)計(jì)與硬件結(jié)構(gòu)無(wú)關(guān)； （ 5）支持模塊化設(shè)計(jì)； （ 6）用 VHDL 完成的一個(gè)確定設(shè)計(jì)，可以利用 EDA 工具自動(dòng)地把 VHDL 描述轉(zhuǎn)變成門電路級(jí)網(wǎng)表文件。 VHDL 在數(shù)字電子電路的設(shè)計(jì)中具有硬件描述能力強(qiáng)、設(shè)計(jì)方法靈活等優(yōu)點(diǎn) [17]。 FPGA 接收鍵入的代碼，并與存貯在閃存中的密碼進(jìn)行比較，如果密碼正確，則驅(qū)動(dòng)電磁執(zhí)行器開鎖；如果密碼不正確，則允許操作人員重新輸入密碼，最多可輸入三次；如果三次都不正確，則通過(guò) FPGA 產(chǎn)生報(bào)警， FPGA 將每次開鎖操作和此時(shí)電磁執(zhí)行器的驅(qū)動(dòng)電流值作為狀態(tài)信息發(fā)送給監(jiān)控器，同時(shí)將接收來(lái)自接口的報(bào)警信息也發(fā)送給監(jiān)控器。系統(tǒng)原理框圖如圖 12 所示： 總體設(shè)計(jì)原理 實(shí)現(xiàn)系統(tǒng)大量邏輯電路的集成，在設(shè)計(jì)中使用了現(xiàn)場(chǎng)可編程邏輯門陣列器件（ FPGA）。 FPGA 主控部分 譯碼顯示 按鍵處理 鍵盤 顯示 開 /關(guān)門電路 報(bào)警電路 圖 系統(tǒng)框圖 13 5 系統(tǒng)硬件設(shè)計(jì) 系統(tǒng)的硬件模塊實(shí)現(xiàn) 整個(gè)電子密碼鎖系統(tǒng)可劃分為鍵盤掃描、獲取鍵值、數(shù)碼顯示、設(shè)置密碼和解碼開門等五個(gè)子模塊。 該芯片集成有 1 萬(wàn)個(gè)等效邏輯門，含有 572 個(gè)邏輯單元（ LEs）、 72 個(gè)邏輯陣列塊（ LABs）、 3 個(gè)嵌入式陣列塊（ EAB s），并具有 720 個(gè)片內(nèi)寄存器，可以在不占用內(nèi)部資源的條件下實(shí)現(xiàn) 6144 bit 的片內(nèi)存儲(chǔ)器；內(nèi)部模塊間采用高速、延時(shí)可預(yù)測(cè)的快速通道連接；邏輯單元間具有高速、高扇出的級(jí)聯(lián)鏈和快速進(jìn)位鏈；片內(nèi)還有三態(tài)網(wǎng)絡(luò)和 6 個(gè)全局時(shí)鐘、 4 個(gè)全局清零信號(hào)以 及豐富的 I/O 資源；每個(gè) I/O引腳可以選擇為三態(tài)控制或集電極開路輸出，可以通過(guò)編程控制每個(gè) I/O 引腳的速度以及 I/O 寄存器的使用 [21]。這樣固化在 EPROM 中的數(shù)據(jù)將在系統(tǒng)上電時(shí)對(duì) FPGA 芯片配置，其中 EPROM 芯片選用 EPC1441[22]。當(dāng)最后頂層模塊的邏輯功能在波形仿真中滿足系統(tǒng)時(shí)序要求時(shí)，才可進(jìn)行器件編程 [24]。 按鍵控制電路如圖 所示： 圖 4 4 鍵盤結(jié)構(gòu)原理圖 LED 顯示器結(jié)構(gòu)與原理 LED 顯示塊是由發(fā)光二極管顯示字段的顯示器件。通常將控制發(fā)光二極管的 8 位字節(jié)數(shù)據(jù)稱為段選碼。對(duì)于不同層次的模塊 , 應(yīng)采用不同的輸入方式進(jìn)行描述。 23 系統(tǒng)仿真演示結(jié)果 圖 系統(tǒng)仿真演示結(jié)果 24 總結(jié)與展望 本系統(tǒng)的整個(gè)設(shè)計(jì)期間，在指導(dǎo)老師的教育下和同學(xué)的幫助下，經(jīng)過(guò)自己的努力，我接觸到了很多不同的問(wèn)題，也遇到了很多困難，努力運(yùn)用不同的方案去解決問(wèn)題，獲得了一些有價(jià)值的心得體會(huì)： 在基于 FPGA 的系統(tǒng)設(shè)計(jì)中，不同電路系統(tǒng)的設(shè)計(jì)往往采用自頂向下的設(shè)計(jì)方法 ,亦即將一個(gè)大的系統(tǒng)分解成單元電路。在做畢業(yè)設(shè)計(jì)的過(guò)程中，我的理論和實(shí)踐水平都有了較大的提高。感謝導(dǎo)師廖老師對(duì)我的論文不厭其煩的精心修改，廖老師多次耐心地審閱了論 文全稿，提出了許多寶貴意見。 同時(shí)我要深深地感謝我的家人，正是他們含辛茹苦地把我養(yǎng)育成人，在生活和經(jīng)濟(jì)上給予我無(wú)盡的愛、理解和支持，才使我時(shí)刻充滿信心和勇氣，克服成長(zhǎng)路上的種種困難，順利的完成大學(xué)學(xué)習(xí)。 use 。 signal n:integer range 0 to 6000。039。139。 end if。 2 解碼程序 library ieee。 signal m:integer range 0 to 11。 end process。led=00010000。led=00000001。 when 4 =code=01100110。 when others =null。 alarm:out std_logic。event and clk=39。k1=0。 then if k0/=w0 OR k1/=w1 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