【正文】 學(xué)位論文作者 簽名。對本文的研究做出貢獻的個人和集體，均已在文中以明確方式標(biāo)明。word7=k7； end one； 33 獨創(chuàng)性聲明 本人聲明所呈交的論文（設(shè)計）是我個人在導(dǎo)師指導(dǎo)下進行的研究工作及取得的研究成果。word5=k5。word3=k3。word1=k1。k0=key； end if； end if； end process； door=m。k2=k1。k4=k3。k6=k5。w6=k6。w4=k4。w2=k2。； end if； else w0=k0。n=0； alarm=39。； end if； else m=39。 then if k0/=w0 OR k1/=w1 OR k2/=w2 OR k3/=w3 OR k4/=w4 OR k5/=w5 OR k6/=w6 OR k7/=w7 then if i3 then i=i+1； else alarm=39。k7=0； elsif key=10 then n=0； if m=39。k5=0。k3=0。k1=0。； n=0。 then 32 m=39。 then if lock=39。event and clk=39。 signal m:std_logic。 architecture one of keyword is signal w0,w1,w2,w3,w4,w5,w6,w7,k0,k1,k2,k3,k4,k5,k6,k7:integer range 0 to 12。 word0,word1,word2,word3,word4,word5,word6,word7:out integer range 0 to 12)。 alarm:out std_logic。 entity keyword is port(key:in integer range 0 to 11。 3 掃描程序 library ieee。 end process。 when others =null。 when 10 =code=01000000。 when 8 =code=01111111。 when 6 =code=01111101。 when 4 =code=01100110。 when 2 =code=01011011。 process(m) begin case m is when 0 =code=00111111。 end case。led=00000001。led=00000010。led=00000100。led=00001000。led=00010000。led=00100000。led=01000000。led=10000000。 end process。 end if。 then if n7 then n=n+1。event and clk=39。 signal m:integer range 0 to 11。 end decode。 code:out std_logic_vector(7 downto 0)。 entity decode is port(t0,t1,t2,t3,t4,t5,t6,t7:in integer range 0 to 9。 2 解碼程序 library ieee。 clkout=cout。 end process。 end if。 end if。 end if。 n=0。 else m=0。139。 then k=m。 else if lastk=keyin then 29 if lastk(m)=39。 if lastk=000000000000 and keyin/=000000000000 then lastk=keyin。039。139。139。 begin process(clk) begin if clk39。 signal n:integer range 0 to 6000。 architecture behave of key is signal cout:std_logic。 clkout:out std_logic)。 keyin:in std_logic_vector(11 downto 0)。 use 。北京：國防工業(yè)出版社， 2021. [15] （美） Stefan Sjoholm. 用 VHDL 設(shè)計電子線路 .邊計年，薛宏熙譯?？删幊?ASIC 設(shè)計及其應(yīng)用。大學(xué)生活的結(jié)束，也是我人生新的生活起點，我將謹記老師們的教誨，將自己的所學(xué)奉獻給社會。 同時我要深深地感謝我的家人，正是他們含辛茹苦地把我養(yǎng)育成人，在生活和經(jīng)濟上給予我無盡的愛、理解和支持，才使我時刻充滿信心和勇氣，克服成長路上的種種困難，順利的完成大學(xué)學(xué)習(xí)。在這里，我還要特別感謝郭強同學(xué)，田陽普同學(xué)和梁棟同學(xué)在我設(shè)計制作 階段給予的極大幫助。 非常感謝本班的諸多兄弟姐妹，你們與我一起分擔(dān)四年的酸甜苦辣。 在我即將完成學(xué)業(yè)之際，我要對我的恩師以真誠謝意和良好的祝愿！在整個大學(xué)的學(xué)習(xí)階段，我還要感謝湖北民族學(xué)院信息工程學(xué)院的全體老師。感謝導(dǎo)師廖老師對我的論文不厭其煩的精心修改，廖老師多次耐心地審閱了論 文全稿，提出了許多寶貴意見。在論文完成之際，首先對我的指導(dǎo)老師廖宇老師以最誠摯的謝意，在我寫論文期間對我的引導(dǎo)和啟發(fā)。在本人做畢業(yè)設(shè)計中，得到了我的導(dǎo)師廖宇的悉心指導(dǎo)和無私幫助。通過了這次畢業(yè)設(shè)計，我不僅學(xué)到許多的實用知識，還學(xué)會如何克服未知的困難，解決難題的方法。在做畢業(yè)設(shè)計的過程中，我的理論和實踐水平都有了較大的提高。 （ 3）本系統(tǒng)結(jié)合了現(xiàn)在最有發(fā)展前景的 FPGA 設(shè)計的電子密碼鎖系統(tǒng)，安全可靠，科技含量高，易于擴展。 本系統(tǒng)的特色與創(chuàng)新點 : (1)從測試結(jié)果分析可知，本裝置采用較低成本的器件設(shè)計制作，且誤差較小，完全滿足用戶的基本要求。 由 于考慮到體積、成本等因素，本裝置在性能上功能上還存在不足，還有待于進一步提高 : (1)增加語音播報功能，可以提高裝置的靈敏度，同時方便用戶的操作。 23 系統(tǒng)仿真演示結(jié)果 圖 系統(tǒng)仿真演示結(jié)果 24 總結(jié)與展望 本系統(tǒng)的整個設(shè)計期間，在指導(dǎo)老師的教育下和同學(xué)的幫助下，經(jīng)過自己的努力，我接觸到了很多不同的問題，也遇到了很多困難，努力運用不同的方案去解決問題，獲得了一些有價值的心得體會： 在基于 FPGA 的系統(tǒng)設(shè)計中，不同電路系統(tǒng)的設(shè)計往往采用自頂向下的設(shè)計方法 ,亦即將一個大的系統(tǒng)分解成單元電路。如果綜合沒有錯誤的話就可以對芯片進行配置了，配置完成后 FPGA 芯片就成了一片密碼鎖芯片。 頂層圖形設(shè)計 本設(shè)計在 QuartusⅡ環(huán)境下的頂層圖形設(shè)計文件如圖 所示。當(dāng)各個模塊分別編譯 成功后 ,則創(chuàng)建一個個元件符號。對于不同層次的模塊 , 應(yīng)采用不同的輸入方式進行描述。本設(shè)計采用的是自下而上的設(shè)計方法 , 逐層完成相應(yīng)的描述、編譯、仿真與驗證 , 即先建立一些低層次的設(shè)計 , 再將它們組合在一起 , 最后形成一個單一的頂層設(shè)計文件。初始密碼為 0，即上電后，按確認鍵即可開門。 表 LED 顯示塊功能表 16 顯示 字符 共陰極段選碼 共陽極段選碼 顯示字符 共陰極段選碼 共陽極段選碼 0 3FH C0H C 39H C6H 1 06H F9H D 5EH A1H 2 5BH A4H E 79H 86H 3 4FH B0H B 7CH 83H 4 66H 99H F 71H 8EH 5 6DH 92H P 73H 8CH 6 7DH 82H U 3EH C1H 7 07H F8H L 31H CEH 8 7FH 80H Y 6EH 91H 9 6FH 90H ┊ ┊ ┊ A 77H 88H 17 報警 電路 圖 報警電路 18 6 系統(tǒng)的軟件設(shè)計 系統(tǒng)主控制流程框圖 當(dāng)用戶輸入密碼后，按確認鍵即可開門，在門開的狀態(tài)下，輸入新密碼，再按確認鍵可設(shè)置密碼，輸入的密碼在八位數(shù)碼管上顯示，最后輸入的數(shù)字顯示在最右邊，每輸入一位數(shù)字，密碼在數(shù)碼管上的顯示左移一位。通常將控制發(fā)光二極管的 8 位字節(jié)數(shù)據(jù)稱為段選碼。只要將一個 8 位并行輸出與顯示塊的發(fā)光二極管引腳相連即可。 數(shù)碼管顯示塊中共有 8 個發(fā)光二極管，其中 7 個發(fā)光二極管構(gòu)成七筆字形 “ 8” ，1 個發(fā)光二極管構(gòu)成小數(shù)點。這種顯示塊共有共陰極與共陽極兩種，本設(shè)計將采用共陽極。 按鍵控制電路如圖 所示： 圖 4 4 鍵盤結(jié)構(gòu)原理圖 LED 顯示器結(jié)構(gòu)與原理 LED 顯示塊是由發(fā)光二極管顯示字段的顯示器件。同理，獲取列值也是如此，先輸出 4列為高電平，然后在輸出 4 行為低電平，再讀入列值，如果其中有哪一位為低電平， 15 那么肯定對應(yīng)的那一列有按鍵按下。它的電路配置靈活，軟件結(jié)構(gòu)簡單，占用的 I/O 資源少。行列式按鍵是指直接用 I/O 口線通過動態(tài)掃描構(gòu)成的按鍵電路。當(dāng)最后頂層模塊的邏輯功能在波形仿真中滿足系統(tǒng)時序要求時，才可進行器件編程 [24]。然后，分成幾個小模塊進行下一級設(shè)計。 FPGA 設(shè)計經(jīng)過 4 個基本階段：設(shè)計輸入、設(shè)計編譯、設(shè)計驗證和器件編程。該軟件是 ALTERA 公司開發(fā)的一個集設(shè)計輸入、編譯、仿真和編程為一體的超級集成環(huán)境；提供了自動邏輯綜合工具，可以在多個邏輯層次上對高級設(shè)計描述進行綜合、優(yōu)化，大大縮短了編譯時間，加速了 FPGA 設(shè)計開發(fā)進程 [23]。這樣固化在 EPROM 中的數(shù)據(jù)將在系統(tǒng)上電時對 FPGA 芯片配置，其中 EPROM 芯片選用 EPC1441[22]。這種方式是通過下載電纜對器件進行配置的，適合于調(diào)試階段。對于 FLEX10K 系列器件， Altera 公司提供了 4 種配置方案： EPC1（或 EPC1441） EPPOM方式配置法、被動串行法、被動并行同步法、被動并行異步法。 SRAM 單元必須在器件加電后裝入配置數(shù)據(jù)，且配置完成后，它的存儲器和 I/O 引腳必須被初化。 該芯片集成有 1 萬個等效邏輯門，含有 572 個邏輯單元（ LEs）、 72 個邏輯陣列塊（ LABs）、 3 個嵌入式陣列塊（ EAB s），并具有 720 個片內(nèi)寄存器，可以在不占用內(nèi)部資源的條件下實現(xiàn) 6144 bit 的片內(nèi)存儲器；內(nèi)部模塊間采用高速、延時可預(yù)測的快速通道連接；邏輯單元間具有高速、高扇出的級聯(lián)鏈和快速進位鏈；片內(nèi)還有三態(tài)網(wǎng)絡(luò)和 6 個全局時鐘、 4 個全局清零信號以 及豐富的 I/O 資源；每個 I/O引腳可以選擇為三態(tài)控制或集電極開路輸出，可以通過編程控制每個 I/O 引腳的速度以及 I/O 寄存器的使用 [21]。在很多時候 ,為了提高設(shè)計效率、減少 LAB 的占用等 ,希望將設(shè)計配置到 EAB 中。 FLEX10K器件主要由 EAB(嵌入式陣列塊 )、 LAB(邏輯陣列塊 )、快速通道線和 I/