【正文】 end s4:begin if(L!=439。 H=439。 end end s3_wait:if (L==439。 H=439。B1111) state=s3_wait。B1011。B1111) begin state=s3。B1011。 else begin state=s3。 end 基于 FPGA電子密碼鎖設(shè)計(jì)與實(shí)現(xiàn) 27 s2:begin if(L!=439。 H=439。 end end s1_wait:if (L==439。 H=439。B1111) state=s1_wait。B1110。 always (posedge clk) case (state) idle:begin state=s1。 reg [3:0]state。d7, s4_wait=439。d5, s3_wait=439。d3, s2_wait=439。d1, s1_wait=439。 parameter idle=439。 output reg[3:0]data。 output reg[3:0]H。 input clk_sys。 else 基于 FPGA電子密碼鎖設(shè)計(jì)與實(shí)現(xiàn) 26 r=0。amp。 output reg r。 input en。 endmodule module clear(clk,en,data,r)。 else t1=t11。 always (posedge clk) if(r==1) t1=20200000*10。 else t=t1。 end always (posedge clk) if(r==0) t=20200000*10。 initial begin t=0。 output error。 input [3:0]r。 module r_solve(clk,r,ok,error)。 data==14) r=1。 always (posedge clk) if(en==1 amp。 input [3:0]data。 input clk。d5。b0111:a=b4。b1011:a=b3。b1101:a=b2。b1110:a=b1。d5。b0111:a=a4。b1011:a=a3。b1101:a=a2。b1110:a=a1。 end else t=t+1。 always (posedge clk) if(t20200000/10000) begin hex={hex[2:0],hex[3]}。b1110。 output reg [3:0]hex。 input set。 input clk。 end else t1=t1+1。 always (posedge clk) if(t1=20200000/500/2) begin t1=0。 reg [31:0]t1。 clk100= !clk100。 initial t=0。 output reg clk100,beep。 endcase end module clk_div(clk,clk100,beep)。 基于 FPGA電子密碼鎖設(shè)計(jì)與實(shí)現(xiàn) 23 default:oSEG = 739。h0: oSEG = 739。b1111111。 // b //439。h9: oSEG = 739。b0000000。 // lb rb 439。h7: oSEG = 739。b0000010。 // m 439。h5: oSEG = 739。b0011001。 // lt rt 439。h3: oSEG = 739。b0100100。 // t 439。h1: oSEG = 739。 reg [6:0] oSEG。 input [3:0] iDIG。 end else r=3。 end else begin r=0。 (a4==b4)) begin r=1。(a3==b3)amp。(a2==b2)amp。 t5) if ((a1==b1) amp。 end else if(key==1 amp。 (a4==0)) begin r=1。 (a3==2) amp。 (a2==0) amp。 (a1==2) amp。 end else if(key==1 amp。 end always (posedge clk) 基于 FPGA電子密碼鎖設(shè)計(jì)與實(shí)現(xiàn) 22 if (rst==0) begin r=3。 initial begin t=0。 input [3:0]a1,a2,a3,a4,b1,b2,b3,b4。 input key。 end end Endmodule module check(clk,key,rst,a1,a2,a3,a4,b1,b2,b3,b4,t,r)。 out3=out2。 data10) begin out1=data。 end else if(en amp。 out3=out4。 end always (posedge clk) if(!choose) begin if(rst) begin out1=out2。 out3=15。 initial begin out1=15。 input choose。 input [3:0]data。 input clk。 out4=out3。 out2=out1。amp。 out4=15。 out2=out3。 out4=4。 out2=0。 output reg[3:0]out1,out2,out3,out4。 input rst。 input en。 基于 FPGA電子密碼鎖設(shè)計(jì)與實(shí)現(xiàn) 19 參考文獻(xiàn) [1] 李連華 .基于 FPGA的電子密碼鎖設(shè)計(jì) .中國科技信息 ,2020,(01):64 [2] 許琦 .基于 FPGA的電子密碼鎖的設(shè)計(jì) .科技信息 ,2020,(10):240241 [3] 王衛(wèi)兵 ,劉克剛 ,朱秋萍 .用 FPGA的電子密碼鎖 .電子技 術(shù) ,2020,(01):2628 [4] 趙益丹 ,徐曉林 ,周振峰 .電子密碼鎖的系統(tǒng)原理、設(shè)計(jì)程序及流程圖 .嘉興學(xué)院學(xué)報(bào) ,2020,15(S1):103105 [5] 陸重陽 ,盧東華 .FPGA技術(shù)及其發(fā)展趨勢 .微電子技術(shù) ,2020,(01):57 [6] 王曉勇 .FPGA的基本原理及運(yùn)用 .艦船電子工程 ,2020,(02):8285 [7] 程耀林 .FPGA的系統(tǒng)設(shè)計(jì)方法解析 .現(xiàn)代電子技術(shù) ,2020,(19):9093 [8] K. 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