【正文】 mp。 default:a=439。 endcase end else case (hex) 439。 439。 initial hex=439。 beep= !beep。 reg [31:0]t。 439。h8: oSEG = 739。b0010010。 // | | 439。 output [6:0] oSEG。amp。 t=0。amp。 input rst。amp。 out2=15。 end end Endmodule module jiemima(clk,en,data,rst,choose,out1,out2,out3,out4)。 out3=out4。 input choose。 非常感謝 姚 老師百忙之中抽出時(shí)間來(lái)對(duì)我的論文寫(xiě)作進(jìn)行指導(dǎo)。而且 FPGA 的可擦除功能使得系統(tǒng)的修改 和更新變得十分容易。 圖 跳轉(zhuǎn)條件表 系統(tǒng)的 RTL分析 可以使用 RTL Viewer 在進(jìn)行分析和詳細(xì)描述后分析設(shè)計(jì)。這是由于仿真時(shí)間短，信號(hào)延遲的結(jié)果。 圖 描述了 10 分頻電路的邏輯功能，從圖中看出當(dāng)輸出 B 與輸入 A 的周期關(guān)基于 FPGA電子密碼鎖設(shè)計(jì)與實(shí)現(xiàn) 13 系為 TB=10*TA；而圖 則描述了 20 分頻的邏輯功能 , 從圖中看出當(dāng)輸出 B 與輸入A 的周期關(guān)系為 TB=20*TA。由于在實(shí)際中有相應(yīng)的出來(lái)措施可以去除毛刺，所以對(duì)系統(tǒng)工作性能的影響不大。 基于 FPGA電子密碼鎖設(shè)計(jì)與實(shí)現(xiàn) 11 圖 編碼器電路模塊的仿真波形 從仿真圖中，可以很容易的看出，當(dāng)沒(méi)有按鍵時(shí)輸出 T 為低電平， W、 X、 Y、 Z 均為高電平。 底層模塊的分析、實(shí)現(xiàn)與仿真 前面已經(jīng)討論了電子密碼鎖的原理以及頂層設(shè)計(jì) ,現(xiàn)在進(jìn)一步分析控制部分和受控部分的具體設(shè)計(jì)思路。 圖 等待狀態(tài)流程圖 （ 2） 準(zhǔn)備操作狀態(tài) 系統(tǒng)的準(zhǔn)備操作狀態(tài)是在按下 WklTT 鍵后 發(fā)出 READY 信號(hào) ,系統(tǒng)轉(zhuǎn)入到第三狀態(tài) ,則進(jìn)入開(kāi)鎖 。 一般 頂層模塊的結(jié)構(gòu) 體是 電路設(shè)計(jì)的系統(tǒng) 標(biāo)準(zhǔn) 。 系統(tǒng)分為四個(gè)模塊分別為輸入模塊、 主控模塊、報(bào)警模塊和顯示模塊系統(tǒng)框圖如圖 。 模塊 的描述方式 在 Verilog 語(yǔ)言中，對(duì) 模塊有 三種描述方式，建模方法 各有不同 。并行工作、協(xié)同設(shè)計(jì)工業(yè)生產(chǎn)中 往往采用較多 ，例如生產(chǎn)一部 手機(jī) ，可以在不同車間并行生產(chǎn)外殼、屏幕、主板等 ，然后統(tǒng)一將這些配件組裝起來(lái)即可。 用于存放數(shù)據(jù)的 SRAM 和 互聯(lián)資源 (IR)及 可編程邏輯 模 塊 (CLB)和 輸入輸出模塊(IOB)構(gòu)成了 FPGA。 當(dāng) a=10， i=6 時(shí) 可以 得 出 NT2 等于 0159NT 1， NT 3 等于 T1，所以 編碼制式重 碼與 NT 的關(guān)系非常大 。本文介紹的密碼鎖系統(tǒng)最大的另一個(gè)優(yōu)勢(shì)在于貼近現(xiàn)實(shí)生活，具有使用價(jià)值，在設(shè)計(jì)過(guò)程中充分考慮了生活中會(huì)遇到的各種情況。 鎖也逃不過(guò) 電子技術(shù)的發(fā)展 ，于是電子鎖誕生了 。 4． 指導(dǎo)教師審閱意見(jiàn) 方圓同學(xué)通過(guò)收集和閱讀文獻(xiàn)資料，了解于 FPGA 的電子密碼鎖設(shè)計(jì)原理，分析實(shí)現(xiàn)課題的任務(wù)要求、研究現(xiàn)狀，認(rèn)識(shí)到了課題中的關(guān)鍵技術(shù)問(wèn)題 ,提出了解決思路，方案可行，計(jì)劃合理。由于 FPGA 具有現(xiàn)場(chǎng)可編程功能，當(dāng)設(shè)計(jì)需要更改時(shí)，只需更改 FPGA 中的控制和接口電路，利用 EDA 工具將更新后的設(shè)計(jì)下載到 FPGA 中即可，無(wú)需更改外部電路的設(shè)計(jì)，大大提高了設(shè)計(jì)的效率。由于電子鎖的密鑰量（密碼量）極大，可以與機(jī)械鎖配合使用，并且可以避免因鑰 匙被仿制而留下安全隱患。 起 止 時(shí) 間 工 作 內(nèi) 容 主要參考書(shū)目 (資料 ) 相關(guān)論文（電子版）； 許琦基于 FPGA的電子密碼鎖設(shè)計(jì) [J]. 中國(guó)科技信息 ,2020(1):240241； EAD與數(shù)字系統(tǒng)設(shè)計(jì)，機(jī)械工業(yè)出版社 2020； 王寬仁 .可靠安全的智能密碼鎖 .電子技術(shù)應(yīng)用 .2020(9):1316.； EDA工具軟件（ Modelsim、 Synplify 等）； 相關(guān)的圖書(shū)資料。 論文作者簽名： 時(shí)間： 年 月 日 指導(dǎo)教師簽名： 時(shí)間： 年 月 日 西 安 郵 電 大 學(xué) 畢業(yè)設(shè)計(jì) (論文 )任務(wù)書(shū) 學(xué)生姓名 方圓 指導(dǎo)教師 張旭輝 /姚霽 職稱 講師 院 (系 ) 自動(dòng)化 專業(yè) 自動(dòng)化 題目 基于 FPGA 的電子密碼鎖設(shè)計(jì)與實(shí)現(xiàn) 任務(wù)與要求 設(shè)計(jì)一個(gè)電子密碼鎖控制，具備以下功能，編程并測(cè)試 ： 1. 在鎖開(kāi)的狀態(tài)下輸入密碼，設(shè)置的密碼共 4 位，用數(shù)碼管顯示，每輸入一位數(shù)，密碼 在數(shù)碼管上的顯示左移一位。據(jù)有關(guān)資料介紹，電子密碼鎖的研究從 20 世紀(jì) 30 年代就開(kāi)始了，在一些特殊場(chǎng)所早就有所應(yīng)用。在我國(guó)電子鎖整體水平尚處于國(guó)際上 70 年代左右，電子密碼鎖的成本還很高，市場(chǎng)上仍以按鍵電子鎖為主，按鍵式和卡片鑰匙式電子鎖已引進(jìn)國(guó)際先進(jìn)水平。相對(duì)于基于單片機(jī)技術(shù)的電子密碼鎖，用 FPGA 器件來(lái)構(gòu)成系統(tǒng)，可靠性提高，并且由于 FPGA具有的現(xiàn)場(chǎng)可編程功能，使得電子密碼鎖的更改與升級(jí)更為方便簡(jiǎn)單，因此該方案是可行的 。 硬件語(yǔ)言 Verilog 編寫(xiě)完成后利用 Quartus II 進(jìn)行仿真論證并將程序下載到 FPGA 中完成硬件調(diào)試 實(shí)現(xiàn)電子密碼鎖的設(shè)計(jì)與實(shí)現(xiàn)。本系統(tǒng)采用人們比較熟悉的數(shù)字鍵盤(pán)來(lái)實(shí)現(xiàn)，通過(guò) Verilog 語(yǔ)言來(lái)編碼實(shí)現(xiàn)相應(yīng)數(shù)值的輸入。 總之 ，當(dāng)選定 NT 之后，要使安全性保密性越強(qiáng)則 NTH 就要越大 ，但 常 取 NTH=(10～ 1000)NTL 在設(shè)計(jì)中 。 FPGA 種類繁多 就 邏輯功能塊 來(lái)說(shuō) ， FPGA 可分為細(xì)粗粒度 FPGA。 模塊化設(shè)計(jì) FPGA 可編程技術(shù) 隨著時(shí)代 的發(fā)展， FPGA 設(shè)計(jì) 被應(yīng)用到越來(lái)越多復(fù)雜電路的設(shè)計(jì)中， 市場(chǎng)需求 使得設(shè)計(jì) 這些電子產(chǎn)品的周期 要 盡量縮短， 優(yōu)質(zhì) 的產(chǎn)品 較早的 推出 才能得到有效推廣 。系統(tǒng)硬件設(shè)計(jì)是通過(guò)三種仿真，設(shè)計(jì)中存在的問(wèn)題可以被早期發(fā)現(xiàn)，和傳統(tǒng)的自下而上的設(shè)計(jì)相比大大節(jié)省時(shí)間和成本，而且還有助于方案的選擇與綜合評(píng)價(jià)，這是硬件語(yǔ)言 Verilog 設(shè)計(jì)系統(tǒng)硬件的最大優(yōu)勢(shì)。 相對(duì)于 行為描述的端口與硬件端口的對(duì)應(yīng)關(guān)系 結(jié)構(gòu)描述 所描述的端口與硬件端口之間的對(duì)應(yīng)關(guān)系要更容易明白。 （ 4） 報(bào)警模塊采用 頻率為 1000Hz 用來(lái) 控制 蜂鳴器 鳴叫。 至此為止 ,已經(jīng)對(duì)電子密碼鎖中除控制器外的所有受控部分的電路模塊進(jìn)行了分析。 （ 6） 報(bào)警 恢復(fù) 狀態(tài) 報(bào)警狀 態(tài)為最后狀態(tài) ,按下 SETUP 鍵 將回到 等待狀態(tài)。 編碼電路 10 線至 4線的 BCD編碼器 組成編碼電路 ,密碼數(shù)字 經(jīng)過(guò) 消抖同步后進(jìn)入編碼器時(shí) 為高電平有效 ， 編碼器的輸出 B4 和 B1分別為 MSB 和 LSB。 預(yù)置密碼電路 預(yù)置密碼在 Verilog 語(yǔ)言程序中 可以對(duì)其進(jìn)行 進(jìn)行修改。 控制指示燈電路 控制指示燈電路 Verilog 程序詳見(jiàn)附錄，程序 利用兩個(gè)兩輸入與非電路通過(guò)端口隱射產(chǎn)生 ， 實(shí)現(xiàn)方法簡(jiǎn)單， 模塊化性強(qiáng)，易于復(fù)用 ， 由于該電路功能相對(duì)簡(jiǎn)單，仿真波形略。其仿真波形如圖 所示基于 FPGA電子密碼鎖設(shè)計(jì)與實(shí)現(xiàn) 14 圖 七段顯示譯碼電路仿真波形 從圖中看出 ，仿真的結(jié)果為一個(gè) 4 輸入 7 輸出的譯碼，其功能與集成元件 7448 相似。 圖 狀態(tài)圖和 MDS圖之間的對(duì)應(yīng)關(guān)系 通過(guò)電子密碼鎖的 MDS 圖進(jìn)行這個(gè)控制器的 Verilog 語(yǔ)言程序設(shè)計(jì)。大大減少了硬件制作的成本、降低了硬件制作的工藝要求。 另外，本系統(tǒng)還加入了自動(dòng)報(bào)警功能，當(dāng)輸入錯(cuò)誤密碼時(shí)，系統(tǒng)會(huì)當(dāng)作是盜竊者在試探密碼，同時(shí)發(fā)出報(bào)警信號(hào)，系統(tǒng)的報(bào)警信號(hào)分為閃爍燈和鈴聲兩部分，燈光為紅綠色交替閃爍、報(bào)警音為頻率 1KHz 的鈴聲， 1KHz 的聲音對(duì)人耳的刺激較大很容易引起附近人員的注意，這樣可以使得報(bào)警在最短時(shí)間內(nèi)被發(fā)現(xiàn)。 input en。 out4=4。 out2=out1。 input choose。 out3=out4。 end end Endmodule module check(clk,key,rst,a1,a2,a3,a4,b1,b2,b3,b4,t,r)。 end always (posedge clk) 基于 FPGA電子密碼鎖設(shè)計(jì)與實(shí)現(xiàn) 22 if (rst==0) begin r=3。 (a3==2) amp。(a2==b2)amp。 end else r=3。 // t 439。b0011001。h7: oSEG = 739。 // b //439。 endcase end module clk_div(clk,clk100,beep)。 reg [31:0]t1。 input set。 end else t=t+1。b0111:a=a4。b1011:a=b3。 input [3:0]data。 input [3:0]r。 else t=t1。 input en。 input clk_sys。d1, s1_wait=439。 reg [3:0]state。 H=439。 else begin state=s3。B1111) state=s3_wait。 end s4:begin if(L!=439。 H=439。B1011。 end end s1_wait:if (L==439。 always (posedge clk) case (state) idle:begin state=s1。d3, s2_wait=439。 output reg[3:0]H。 output reg r。 always (posedge clk) if(r==1) t1=20200000*10。 output error。 always (posedge clk) if(en==1 amp。b0111:a=b4。d5。b1110:a=a1。 output reg [3:0]hex。 always (posedge clk) if(t1=20200000/500/2) begin t1=0。 output reg clk100,beep。b1111111。 // lb rb 439。h5: oSEG = 739。b0100100。 input [3:0] iDIG。(a3==b3)amp。 (a4==0)) begin r=1。 end else if(key==1 amp。 input key。 end else if(en amp。 initial begin out1=15。 out4=out3。 out2=out3。 input rst。 姚老師每周的答疑解惑開(kāi)拓 了 研究思路 解決了設(shè)計(jì)中的諸多問(wèn) 題 ， 姚 老師 兢兢業(yè)業(yè)勤勤懇懇 的 工作 態(tài)度， 指導(dǎo)時(shí)間雖短 ， 卻對(duì)我以后畢業(yè)生活起到了重要影響 。在密碼鎖控制模塊、顯示模塊中， Verilog 的運(yùn)用使得許多硬件邏輯電路代碼化，大大降低了硬件制作的困難，通過(guò)可編程邏輯電路省去了許多硬件芯片，簡(jiǎn)化系統(tǒng)結(jié)構(gòu)，降低成本，提高了系