【正文】 際中人眼不會感覺到數(shù)碼管的閃爍。但是在仿真中有毛刺的產生，還有不確定狀態(tài)。其仿真波形如圖 所示基于 FPGA電子密碼鎖設計與實現(xiàn) 14 圖 七段顯示譯碼電路仿真波形 從圖中看出 ，仿真的結果為一個 4 輸入 7 輸出的譯碼，其功能與集成元件 7448 相似。由于 發(fā)光二極管需要高電平驅動 ,即 輸出 選取 是高電平有效。 圖 10 分頻電路的波形仿真 圖 20 分頻電路的波形仿真 1000 分頻和 2020 分頻 的電路由 10 分頻和 20 分頻電路串聯(lián)得到：分別如圖 和圖 圖 由三個 10 分頻電路串聯(lián)的 1000 分頻電路 圖 由 10 分頻和 20 分頻電路串聯(lián)的 200 分頻電路 當多個分頻電路串聯(lián)時，總的分頻值為這些電路的乘積 ,這與計數(shù)器是相同的。 描述分頻電路功能的 Verilog 程序詳見附錄。 控制指示燈電路 控制指示燈電路 Verilog 程序詳見附錄，程序 利用兩個兩輸入與非電路通過端口隱射產生 ， 實現(xiàn)方法簡單， 模塊化性強，易于復用 ， 由于該電路功能相對簡單，仿真波形略。用來描述計數(shù)器選擇電路功能的 Verilog 語言程序詳見附錄 1。 計數(shù)器選擇電路 系統(tǒng) 預置密碼電路的地址 由 計數(shù)器選擇電路 控制 。其仿真波形如圖 ： 基于 FPGA電子密碼鎖設計與實現(xiàn) 12 圖 預置密碼電路的仿真波形 從圖中可以看出，仿真波形的輸出有毛刺，這是由于仿真時間短，信號延遲導致的。 預置密碼電路 預置密碼在 Verilog 語言程序中 可以對其進行 進行修改。其仿真波形如圖 所示。當有按鍵按下時實現(xiàn) 10 線至 4線的 BCD編碼器的功能。其仿真波形如圖 所示。 編碼電路 10 線至 4線的 BCD編碼器 組成編碼電路 ,密碼數(shù)字 經過 消抖同步后進入編碼器時 為高電平有效 ， 編碼器的輸出 B4 和 B1分別為 MSB 和 LSB。用來描述輸入消抖同步電路功能的 Verilog 語言程序（見附錄 1）就是 RS觸發(fā)器電路的 Verilog語言描述。本節(jié)將重點討論受控部分中所包含的各個底層模塊的實現(xiàn)以及它們的 Verilog 語言程 序設計與仿真 ,控制部分的實現(xiàn)將在下一節(jié)中討論。 頂層結構體的 Verilog 語言程序 就是根據(jù)電子密碼鎖的結構框圖寫出來的 ,所以 頂層結構體 明確了 系統(tǒng)的各個模塊以及各個模塊之間的連接關系。 （ 6） 報警 恢復 狀態(tài) 報警狀 態(tài)為最后狀態(tài) ,按下 SETUP 鍵 將回到 等待狀態(tài)。 （ 4） 開鎖操作狀態(tài) 第四狀態(tài) ,首先區(qū)分輸入 是數(shù)據(jù)信號還是 LOCK_OFF 信號 ，如果 是 LOCK_OFF 信號 ,則發(fā)出 SLT 信號 ,點亮 開鎖指示 燈 LT；如果 是數(shù)據(jù)信號 ,馬上 報警 ， 要使、 其返回到輸入密碼操作狀態(tài) 則 在接收信號以前按動 READY 鍵系統(tǒng)將發(fā)出 RESET_CNT 信號。如圖 所示。 等待狀態(tài)采用圖 所示的框圖來表示。 至此為止 ,已經對電子密碼鎖中除控制器外的所有受控部分的電路模塊進行了分析。 READY、 LOCK_OFF 和 數(shù)字密碼 一樣都是由按鍵產生 ,所以 必須 增加 消抖和同步化電路模塊 ,從而使 系統(tǒng)能捕捉到輸入 信號 ,同時保證每按一鍵只 接受一個脈沖信號 。 數(shù)字 密碼 是串行輸入 比較器將對輸入的密碼一一比較，每收到一個密碼 計數(shù)器狀態(tài)加 1。 基于 FPGA電子密碼鎖設計與實現(xiàn) 8 圖 系統(tǒng)頂層模塊的對外接口 頂層結構體的設計 電子密碼鎖的 頂層模塊 編寫 在 高的層次上進 行 ,設計人員編寫實際控制器之前 可以對 控制器等功能進行 確認 。 （ 4） 報警模塊采用 頻率為 1000Hz 用來 控制 蜂鳴器 鳴叫。 （ 3） 密碼顯示電路 的功能是編碼 BCD 碼 。 圖 系統(tǒng)框圖 （ 1） 密碼 的 輸入 采用矩陣 鍵盤 輸入 。 總體方案 編寫 Verilog代碼 軟件模擬 綜 合 ； 面 向FPGA和 ASIC 網表 硬件驗證 基于 FPGA電子密碼鎖設計與實現(xiàn) 7 3 系統(tǒng)設計 本 設計 是 一個電子密碼鎖控制，具備以下功能 ： ，設置的密碼共 4位，用數(shù)碼管顯示 ； 密碼可更改 ； ，按確認鍵，三次輸入錯誤鎖定密碼鎖； ，主人忘記密碼或者鎖定后解鎖使用。 相對于 行為描述的端口與硬件端口的對應關系 結構描述 所描述的端口與硬件端口之間的對應關系要更容易明白。 RTL 描述方式 RTL 描述方式 是一種能進行邏輯綜合描述的描述方法 ， 處于結構 描述和 行為 描述之間 的一種描述方式 。 行為描述方式 行為描述方式是 抽象的 對 數(shù)學模型的 描述 。設計流程如下圖。系統(tǒng)硬件設計是通過三種仿真，設計中存在的問題可以被早期發(fā)現(xiàn)，和傳統(tǒng)的自下而上的設計相比大大節(jié)省時間和成本，而且還有助于方案的選擇與綜合評價，這是硬件語言 Verilog 設計系統(tǒng)硬件的最大優(yōu)勢。 Verilog 自頂向下的設計方法，反映了其基本結構由實體的表觀特征和視覺行為和結構的描述結構，相同的實體可以有一個以上的結構體 ，以便設計方案的選擇。 嚴格控制部件的 公差標準 ，手機部件之間的聯(lián)系越來越遠 ，運用并行、協(xié)同工作方式 批量 生產 各個 零部件， 然后 將這些 散件組裝 起來的 高效 方法就是一種模塊化設計方法。 投入更多的人力，進行 協(xié)同設計、 并行工作 才是 解決這個矛盾的唯一 方法 。 模塊化設計 FPGA 可編程技術 隨著時代 的發(fā)展， FPGA 設計 被應用到越來越多復雜電路的設計中， 市場需求 使得設計 這些電子產品的周期 要 盡量縮短， 優(yōu)質 的產品 較早的 推出 才能得到有效推廣 。 可配置 邏輯塊（ CLB） 圖 32 CLB 結構框圖 基于 FPGA電子密碼鎖設計與實現(xiàn) 5 若干個多路轉換器 和 一對觸發(fā)器 以及 兩個獨立的四輸入邏輯函數(shù)發(fā)生器 組成了 CLB的內部結構 。 Xilinx SpartanⅡ芯片 的 內部結構 如下圖 ?？芍貜途幊毯?一次 編程 也是 FPGA 的一種分類方式。 FPGA 種類繁多 就 邏輯功能塊 來說 ， FPGA 可分為細粗粒度 FPGA。 誤碼輸入保護措施 基于 FPGA電子密碼鎖設計與實現(xiàn) 3 電子密碼鎖設計的主要目標是保密安全性 ， 隨機試驗測試是不可預見的 ， 所以必須加入 保護措施 錯誤 輸入次數(shù) 設定為 三次， 當錯誤輸入 達到三次時主控電路 應當關閉，要使 系統(tǒng) 恢復 正常狀態(tài) 要采用以下的方式 ： （ 1） 管理員密碼 管理方式； （ 2） 設置系統(tǒng)恢復按鍵 ； （ 3）系統(tǒng)掉電 自動 恢復 ； 設計一個電子密碼鎖控制，具備以下功能，編程并測試 ： ； 密碼可以更改； ，按確認鍵，三次輸入錯誤鎖定密碼鎖； ，主人忘記密碼或者鎖定后解鎖使用。 此外，就算是相同制式 基底 的不同 對 密鑰 量 NT 也 會有影響，硬件電路的設計 也將伴隨著產生改變 。 公式（ ） A 代表 ， i 代表 位數(shù)， a 和 i 的 選擇要符合 NT≥ NTL ， a=2， 3， 4， 10， 12， 14，16。 總之 ，當選定 NT 之后，要使安全性保密性越強則 NTH 就要越大 ，但 常 取 NTH=(10～ 1000)NTL 在設計中 。 如果開鎖一次要用掉 t的時間 ，隨機試驗測試中 ， 那么 將 NT 分為 n段并期望在 1/n 段的 1/2 處開鎖成功。 基于 FPGA電子密碼鎖設計與實現(xiàn) 2 1 電子密碼鎖原理 編碼總量 的確定 編碼總量即密鑰量定義為 NT 所以 隨機試驗開鎖 概率定義為： NTP 1? 公式 () 其中 P 為開鎖成功 的隨機 概率， 所以 NT 有一個合理的區(qū)間。而且 FPGA 的可擦除功能使得系統(tǒng)的修改和更新變得十分容易。本系統(tǒng)采用人們比較熟悉的數(shù)字鍵盤來實現(xiàn)，通過 Verilog 語言來編碼實現(xiàn)相應數(shù)值的輸入。 FPGA 數(shù) 萬 次的 重寫 ,與 基于單片機的電子密碼鎖 相比， FPGA 構成系統(tǒng)設備 的可靠安全性得到提高 ,而且 更新 和升級 更加方便 。目前 市場上基于單片機技術 的電子密碼鎖較多 ,軟件由 編碼器和解碼器 完成，在用戶體驗中 程序 經常 跑飛 ,系統(tǒng) 可靠性較差 。 關鍵詞： FPGA EDA Quartus II 硬件語言 II ABSTRACT With the development of electronic technology, more and more mechanical bination lock were replaced by a electronic bination lock, electronic bination lock itself also is constantly upgrading, based on single chip microputer technology electronic bination lock design at the same time, there are more PCB board and the design of the PLC. Because bination lock based on MCU program often run fly, the reliability of the bination lock in the users to use. Result is superior to the other design based on FPGA with Verilog hardware description language design method of electronic bination lock was born. This design use Verilog language program describes the connection relationship between the various modules and each module, electronic bination lock circuit into four modules, here they are input and output module, main control module, display module and alarm module. The Verilog hardware language writing is pleted using the Quartus II simulation demonstrates and download the program to plete the debugging of hardware electronic bination lock in the FPGA design and implementation. On the basis of the password lock increased digital display control with stabilization and keyboard error alarm, etc. Make the system easy to operate, embodies the design for the purpose of service, so, this design has a certain popularization value. Key words: FPGA EDA Quartus II Electronic Password Lock 基于 FPGA電子密碼鎖設計與實現(xiàn) 1 引言 隨著 社會的發(fā)展人們對鎖的要求越來越高， 早在公元前 3000 年的中國仰韶文化遺址中就留存有裝在木結構框架建筑上的木鎖，一把好鎖傳統(tǒng)鎖由于結構限制已經很難滿足當前社會的需求管理和防盜 ,特別是在一些無人監(jiān)視在公共場所 ,如辦公室、寫字樓、賓館、倉庫和其他地方。 硬件語言 Verilog 編寫完成后利用 Quartus II 進行仿真論證并將程序下載到 FPGA 中完成硬件調試 實現(xiàn)電子密碼鎖的設計與實現(xiàn)。 于是乎 優(yōu)于其他設計 的基于 FPGA 用 Verilog 硬件語言描述的電子密碼鎖設計方法誕生了 。 指導教師 (簽字 )： 2020 年 1 月 9 日 西安郵電大學畢業(yè)設計 (論文 )成績評定表 學生姓名 方圓 性別 男 學號 06101091 專 業(yè)班 級 自動 1003 班 課題名稱 基于 FPGA的電子密碼鎖設計與實現(xiàn) 課題 類型 科研題 目 難度 較難 畢業(yè)設計（論文）時間 2020年 12 月 06 日 ～ 2020年 06 月 20日 指導