基于verilog的fpga的電子密碼鎖的設(shè)計-文庫吧資料
2024-11-16 05:27本頁面
【正文】 if(main_state==alarm)//當(dāng)主機(jī)狀態(tài)為 alarm 時，警報 begin passed=839。 alarmed=839。 end else if(main_state==pass)//當(dāng)主機(jī)狀態(tài)為 pass 時，開鎖 begin passed=839。 alarmed=839。 end //輸出控制部分 always(posedge clk1 or negedge resetb) begin if(!resetb)//復(fù)位 時，開鎖輸出與警報輸出都為零 begin passed=839。 endcase end //狀態(tài)轉(zhuǎn)換 always(posedge clk1 or negedge resetb) begin if(!resetb) main_state=waits。 else next_state=alarm。 else next_state=pass。 //由 waits 轉(zhuǎn)換到 alarm 的條件 else next_state=waits。amp。 end end always(main_state or correct or error) begin case(main_state) waits: if(correct==1) //由 waits 轉(zhuǎn)換到 pass 的條件 next_state=pass。 if(CNT_R2 4000000) begin clk1 = 1。 //以上為中間狀態(tài)的一些寄存器和一些所用到的參數(shù) //主機(jī)狀態(tài)機(jī)部分 always (posedge clk0) begin CNT_R2 = CNT_R2 + 139。 //輸入狀態(tài)寄存器： error 和 correct reg error。 //警報計時寄存器 reg [10:0] alarm_count。b100。b010, fourth=339。b000, second=339。 //主有限狀態(tài)轉(zhuǎn)換機(jī)的三個狀態(tài)： first、 second、 third、 fourth、 finish。 reg [2:0]sub_state。b010, alarm=339。//下一個狀態(tài) //主有限狀態(tài)轉(zhuǎn)換機(jī)的三個狀態(tài)： waits、 pass、 alarm parameter waits=339。 end //消除多重按鍵 reg [2:0]main_state。 ( ~four1 ))。 end //消除多重按鍵 always ( posedge clk1 ) begin //檢測線路的下降沿 RXBuf4 = four1。 ( ~three1 ))。 end //消除多重按 always ( posedge clk1 ) begin //檢測線路的下降沿 RXBuf3 = three1。 ( ~two1 ))。 end //消除多重按鍵 always ( posedge clk1 ) begin //檢測線路的下降沿 RXBuf2 = two1。 ( ~zero1 ))。 end //消除多重按鍵 always ( posedge clk1 ) begin //檢測線路的下降沿 RXBuf0 = zero1。 ( ~one1 ))。//輸入數(shù)值盛放寄存器 //輸入的數(shù)字編碼 always ( posedge clk1 ) begin //檢測線路的下降沿 RXBuf1 = one1。b0001000100010001。 /*輸入與輸出的聲明部分，其中， clk0 為輸入的時鐘信號， resetb 為密碼舒服的輸入信號，key 為輸入命令， 需注意的時， key 并不是總在表示密碼，也表示密碼的間隔，如當(dāng)輸入 4 位密碼后需要一個確認(rèn)“ enter”信號， 當(dāng)密碼輸入錯誤時，需要取消“ cancel”信號，這些信號之間在設(shè)計中通過有限狀態(tài)轉(zhuǎn)換機(jī)實現(xiàn)。 reg [7:0] passed。 reg [21:0] CNT_R2。 reg [18:0] CNT_R1。/////////////duanxuan reg [7:0] seg。////////////yiwei//// reg [7:0] dig。 //display reg clk0_div。 // 鍵盤按下標(biāo)志 reg [3:0] key。//////段選 output [7:0] dig。 //輸入時鐘信號 output [7:0]passed。 input resetb。 reg zero,one,two,three,four。 五、程序清單 module passwd_lock( clk0, passed, one1, two1, three1, four1, zero1, change, yes, resetb, seg, dig )。b1011。b1000,enter=439。b1000,nine=439。b0110,seven=439。b0100,five=439。b0001, two=4’b0010,three=439。密碼顯示采用的是記錄密碼的寄存器的數(shù)據(jù)，顯示掃描的掃描時間設(shè)置為 1ms 左右，這樣顯示不會出現(xiàn)閃爍或者殘影。
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