【正文】 的可編程邏輯環(huán)境。（3）、豐富的設(shè)計(jì)庫(kù)Quartus II提供豐富的庫(kù)單元供設(shè)計(jì)者調(diào)用，其中包括74系列的全部器件和其他多種邏輯功能部件，調(diào)用庫(kù)元件進(jìn)行設(shè)計(jì)，可以大大減輕設(shè)計(jì)人員的工作量，縮短設(shè)計(jì)周期。（4）、模塊化工具 設(shè)計(jì)人員可以從各種設(shè)計(jì)輸入、處理和校驗(yàn)選項(xiàng)中進(jìn)行選擇，從而使Quartus II可以滿足不同用戶的需要，根據(jù)需要，還可以添加新功能。對(duì)于小系統(tǒng)，這種原理電路圖只要幾十至幾百?gòu)?。因此，人們考慮使用硬件描述語(yǔ)言進(jìn)行硬件電路設(shè)計(jì)。1987年底，VHDL被IEEE代了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。、VHDL 語(yǔ)言的特點(diǎn)（1）VHDL 語(yǔ)言功能強(qiáng)大，設(shè)計(jì)方式多樣 VHDL 語(yǔ)言具有強(qiáng)大的語(yǔ)言結(jié)構(gòu)，只需采用簡(jiǎn)單明確的VHDL語(yǔ)言程序就可以描述十分復(fù)雜的硬件電路。此外，VHDL 語(yǔ)言能夠同時(shí)支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)實(shí)現(xiàn)，這是其他硬件描述語(yǔ)言所不能比擬的。 （2）VHDL 語(yǔ)言具有強(qiáng)大的硬件描述能力 VHDL 語(yǔ)言具有多層次的電路設(shè)計(jì)描述功能，既可描述系統(tǒng)級(jí)電路，也可以描述門(mén)級(jí)電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。VHDL 語(yǔ)言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。 （3）VHDL 語(yǔ)言具有很強(qiáng)的移植能力 VHDL 語(yǔ)言很強(qiáng)的移植能力主要體現(xiàn)在： 對(duì)于同一個(gè)硬件電路的 VHDL 語(yǔ)言描述，它可以從一個(gè)模擬器移植到另一個(gè)模擬器上、從一個(gè)綜合器移植到另一個(gè)綜合器上或者從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)上去執(zhí)行。這樣做的好處是可以使設(shè)計(jì)人員集中精力進(jìn)行電路設(shè)計(jì)的優(yōu)化，而不需要考慮其他的問(wèn)題。 （5）VHDL 語(yǔ)言程序易于共享和復(fù)用 VHDL 語(yǔ)言采用基于庫(kù) ( library) 的設(shè)計(jì)方法。這些模塊可以預(yù)先設(shè)計(jì)或者使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放在庫(kù)中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用。一般情況下，一個(gè)完整的VHDL語(yǔ)言程序至少要包含實(shí)體、結(jié)構(gòu)體和程序包三個(gè)部分。第二部分是程序?qū)嶓w，實(shí)體給出電路單元的外部輸入/輸出接口信號(hào)和引腳信息，程序的實(shí)體名稱是任意取的，但必須與VHDL程序的文件名稱相同。第三部分是程序的結(jié)構(gòu)體，具體描述電路內(nèi)部結(jié)構(gòu)和邏輯功能。結(jié)構(gòu)體以標(biāo)識(shí)符architecture開(kāi)頭，以end結(jié)尾。、本章小結(jié) 隨著EDA技術(shù)的普及，硬件設(shè)計(jì)開(kāi)發(fā)變得越來(lái)越方便、快捷。本人通過(guò)翻閱各種資料，如：機(jī)械工業(yè)出版社出版的《EDA與數(shù)字系統(tǒng)設(shè)計(jì)》一書(shū)，詳細(xì)的了解了EDA技術(shù)的發(fā)展過(guò)程并知道了目前較為流行的設(shè)計(jì)工具有哪些，為本次畢業(yè)設(shè)計(jì)做好了必要準(zhǔn)備，并初步制定了設(shè)計(jì)方案。在2FSK中，載波的頻率隨二進(jìn)制基帶信號(hào)在和兩個(gè)頻率點(diǎn)間變化。其表達(dá)式為[1]： (31)其波形圖如下：圖3－1 2FSK調(diào)制2FSK信號(hào)的產(chǎn)生方法主要有兩種。這兩種方法產(chǎn)生的2FSK信號(hào)的差異在于：由調(diào)頻法產(chǎn)生的2FSK信號(hào)在相鄰碼元之間的相位是連續(xù)變化的。圖3－2 鍵控法產(chǎn)生2FSK信號(hào)原理圖、2FSK的解調(diào)原理數(shù)字頻率鍵控（FSK）信號(hào)常用的解調(diào)方法有很多種如：（1）、同步（相干）解調(diào)法在同步解調(diào)器中，有上、下兩個(gè)支路，輸入的 FSK信號(hào)經(jīng)過(guò)和兩個(gè)帶通濾波器后變成了上、下兩路ASK信號(hào)，之后其解調(diào)原理與ASK類似，但判決需對(duì)上、下兩支路比較來(lái)進(jìn)行。假設(shè)上支路低通濾波器輸出為，下支路低通濾波器輸出為，則判決準(zhǔn)則是：如果上支的信號(hào)包絡(luò)較大，則判決為“1”；反之，判決為收到為“0”。根據(jù)包絡(luò)檢波器輸出的大小，比較器判決數(shù)據(jù)比特是1還是0。其優(yōu)點(diǎn)是抗干擾能力較強(qiáng)，不受信道參數(shù)變化的影響，因此FSK特別適合應(yīng)用于衰落信道；缺點(diǎn)是占用頻帶較寬，頻帶利用率較低。隨著新技術(shù)的應(yīng)用，一些新型調(diào)制系統(tǒng)（如QAM）也隨之出現(xiàn)，同時(shí)FSK的實(shí)現(xiàn)方法也有所革新，或許今后我們會(huì)迎來(lái)軟件無(wú)線電的時(shí)代。其中實(shí)體DIV為分頻器，將頻率為f的時(shí)鐘信號(hào)‘clk’，分為頻率為1/2f的信號(hào)f1,與頻率為1/12f的信號(hào)f2。實(shí)體FSKmod是2FSK信號(hào)的調(diào)制器，通過(guò)信號(hào)發(fā)生器的‘date’基帶信號(hào)將頻率為f1和f2的載波調(diào)制成2FSK信號(hào)。圖4－1 調(diào)制解調(diào)系統(tǒng)框圖 、2FSK調(diào)制器設(shè)計(jì)、基于VHDL語(yǔ)言的調(diào)制程序library ieee。程序包 use 。entity FSKmod is FSKmod是實(shí)體名稱port(clk :in std_logic。 復(fù)位信號(hào)（輸入） x :in std_logic。 載波信號(hào)f1（輸入） f2 :in std_logic。 已調(diào)信號(hào)（輸出）end FSKmod。event and clk=39。 then 下列操作都在時(shí)鐘上升沿進(jìn)行if start=39。 then fsk=39。 當(dāng)start＝39。時(shí)fsk開(kāi)始輸出信號(hào) elsif x=39。 then fsk=f1。039。 當(dāng)輸入的基帶信號(hào)x=39。時(shí)，輸出的調(diào)制信號(hào)y為f2 end if。end process。此程序完成FSK信號(hào)的調(diào)制過(guò)程，實(shí)體共有6個(gè)端口，其中輸入端口有5個(gè)，分別為：時(shí)鐘輸入clk、復(fù)位信號(hào)輸入start、基帶數(shù)據(jù)信號(hào)輸入x、載波f1輸入和載波f2輸入。程序邏輯為：當(dāng)且僅當(dāng)‘start’為‘1’時(shí)，實(shí)體開(kāi)始工作，否則信號(hào)輸出端輸出‘0’。、2FSK解調(diào)器設(shè)計(jì)、基于VHDL語(yǔ)言的解調(diào)程序library ieee。 use 。entity FSKdemod is FSKdemod是實(shí)體名稱generic 全局常量聲明( PulseNum_TH : integer := 5。 滑窗計(jì)數(shù)器最大值)。 系統(tǒng)時(shí)鐘（輸入) start :in std_logic。 接收到的已調(diào)信號(hào)（輸入） y : out std_logic。 end FSKdemod。 滑窗控制計(jì)數(shù)器signal q1:integer range 0 to CntNum_Bclk。 滑窗計(jì)數(shù)器2signal q3:integer range 0 to CntNum_Bclk。 滑窗計(jì)數(shù)器12signal m1,m2,m3,m4,m5,m6,m7,m8,m9,m10,m11,m12 :integer range 0 to 15。 滑窗計(jì)數(shù)器q1至q12對(duì)應(yīng)的解調(diào)輸出、y1至y12signal x_dly1,x_dly2: std_logic。event and clk=39。 then 下列操作都在時(shí)鐘上升沿進(jìn)行 if start=39。 then q=0。139。 當(dāng)q=11時(shí)，計(jì)數(shù)器清零 else q=q+1。 end if。139。039。end process。039。 q2=0。 q4=0。 q6=0。 q8=0。 q10=0。 q12=0。039。event and clk=39。 then 下列操作都在時(shí)鐘上升沿進(jìn)行 if(q=0)then q1 = 0。 其它時(shí)候進(jìn)行＋1計(jì)數(shù) end if。 x2=x。 其它時(shí)候進(jìn)行＋1計(jì)數(shù) end if。 當(dāng)滑窗控制計(jì)數(shù)器為11時(shí)，滑窗計(jì)數(shù) else 器q12清零 q12=q12+1。 end if。 process(x,q1,q2,q3,q4,q5,q6,q7,q8,q9,q10,q11,q12) begin 此進(jìn)程完成各個(gè)滑窗的判決輸出，既解調(diào)if start=39。 then 當(dāng)start=39。將判決計(jì)數(shù)器m1至m12清零m1=0。 m3=0。 m5=0。 m7=0。 m9=0。 m11=0。 elsif clk39。139。 將接收到的已調(diào)信號(hào)賦值給x_dly1 x_dly2 =x_dly1。139。039。139。039。039。139。039。139。 都將對(duì)判決計(jì)數(shù)器m1至m12加1操作 m2 = m2 +1。 …… ……m11 = m11 +1。 end if。139。039。 否則為0 elsif q1 =11 then m1=0。 if q2=10 then 當(dāng)q2=10時(shí)if m2=PulseNum_TH then y2=39。 通過(guò)m2大小，來(lái)判決y2的平 else y2=39。 輸出電平，m2小于5時(shí)判為‘1’ end if。 當(dāng)q2 =11時(shí)m2計(jì)數(shù)器清零end if。139。039。 否則為0 elsif q12=11 then m12=0。 e