【正文】 數(shù)。輸出端口有2個，為解調(diào)信號輸出端y、數(shù)據(jù)時鐘輸出端b_clk。end behav。 end if。 when 11 = y =y12。 當(dāng)q=1時，將y2輸出至y when 2 = y =y3。 then 下列操作都在時鐘上升沿進行 case q is when 0 = y =y1。event and clk=39。end process。 當(dāng)q12 =11時m12計數(shù)器清零end if。 輸出電平，m12小于5時判為‘1’ end if。 通過m12大小，來判決y12的 else y12=39?！?省略部分與上下相同，完成滑窗q3至q11的判決輸出 if q12=10 then 當(dāng)q12=10時if m12=PulseNum_TH then y12=39。 否則為0 elsif q2=11 then m2=0。039。139。 當(dāng)q1 =11時m1計數(shù)器清零end if。 輸出電平，m1小于5時判為‘1’ end if。 通過m1大小，來判決y1的 else y1=39。 if q1=10 then 當(dāng)q1=10時 if m1=PulseNum_TH then y1=39。 m12 = m12 +1。 m3 = m3 +1。既采到 then 的是下降沿 m1 = m1 +1。且x_dly2 =39。 或x_dly1 =39。 and x_dly2 =39。既采到的是上升沿or x_dly1 =39。且x_dly2 =39。 如果x_dly1 =39。 and x_dly2 =39。 將x_dly1賦值給x_dly2 if x_dly1 =39。 then 下列操作都在時鐘上升沿進行 x_dly1 = x。event and clk=39。 m12=0。 m10=0。 m8=0。 m6=0。 m4=0。 m2=0。039。039。end process。 其它時候進行＋1計數(shù) end if。 …… 省略部分與前后相同，既完成滑窗計數(shù)器q3至q11的分別循環(huán)計數(shù) if(q=11)then q12 = 0。 當(dāng)滑窗控制計數(shù)器為1時，滑窗計數(shù) else 器q2清零 q2=q2+1。 if(q=1)then q2=0。 當(dāng)滑窗控制計數(shù)器為0時，滑窗計數(shù) else 器q1清零 q1=q1+1。139。時，計數(shù)器清零 elsif clk39。 當(dāng)start=39。 q11=0。 q9=0。 q7=0。 q5=0。 q3=0。 then q1=0。process(clk,q,start) 此程序使滑窗計數(shù)器q1至q12分別進行循環(huán)計數(shù)begin if start=39。 end if。 else b_clk = 39。 if q= 5 then 當(dāng)q= 5時，b_clk輸出為‘1’否則為‘0’ b_clk =39。 其余時候計數(shù)器＋1 end if。時計數(shù)器，q開始計數(shù) elsif q=11 then q=0。 當(dāng)start＝39。039。139。 信號延時寄存器beginprocess(clk) 此程序完成滑窗控制計數(shù)器0至11的循環(huán)計數(shù)，及數(shù)據(jù)時鐘的輸出beginif clk39。已調(diào)信號脈沖計數(shù)器m1至m12，計數(shù)范圍0至15signal y1,y2,y3,y4,y5,y6,y7,y8,y9,y10,y11,y12 :std_logic。 滑窗計數(shù)器3…… ……signal q12:integer range 0 to CntNum_Bclk。 滑窗計數(shù)器1signal q2:integer range 0 to CntNum_Bclk。architecture behav of FSKdemod is behav是結(jié)構(gòu)體名signal q :integer range 0 to CntNum_Bclk。 解調(diào)后信號（輸出） b_clk : out std_logic 數(shù)據(jù)時鐘（輸出），分析時用 )。 復(fù)位信號（輸入） x : in std_logic。port(clk :in std_logic。 已調(diào)信號判決值 CntNum_Bclk : integer := 11。use 。 IEEE標準庫程序包 use 。實體開始工作后，每當(dāng)檢測到一個時鐘上升沿時，判斷輸入的基帶數(shù)據(jù)信號，當(dāng)信號為‘0’時，將載波信號f1輸出到輸出端口‘fsk’，當(dāng)信號為‘1’時，將載波信號f2輸出到端口‘fsk’。輸出端口只有1個，為已調(diào)信號的輸出端fsk。end behav。end if。139。時，輸出的調(diào)制信號y為f1 else fsk=f2。 當(dāng)輸入的基帶信號x=39。039。139。039。039。139。architecture behav of FSKmod is behav是結(jié)構(gòu)體名begin 此進程完成對基帶信號的FSK調(diào)制process(clk,x) beginif clk39。 載波信號f2（輸入） fsk :out std_logic)。 基帶信號（輸入） f1 :in std_logic。 系統(tǒng)時鐘（輸入） start :in std_logic。use 。 IEEE標準庫use 。實體FSKdemod是2FSK信號的解調(diào)器，將收到的2FSK信號解調(diào)為基帶信號。實體signal1是一個信號發(fā)生器，循環(huán)產(chǎn)生‘110’的數(shù)字信號。第四章 基于VHDL語言的2FSK調(diào)制解調(diào)設(shè)計 圖4－1為本調(diào)制解調(diào)設(shè)計的系統(tǒng)頂層。目前，調(diào)頻體制主要應(yīng)用于中、低速數(shù)據(jù)傳輸中。圖3－4 濾波非相干解調(diào)原理框圖、本章小結(jié) FSK是數(shù)字通信中不可或缺的一種調(diào)試方式。 （2）、2FSK濾波非相干解調(diào) 輸入的FSK中頻信號分別經(jīng)過中心頻為、的帶通濾波器，然后分別經(jīng)過包絡(luò)檢波，包絡(luò)檢波的輸出在t=kTb時抽樣（其中k為整數(shù)），并且將這些值進行比較。假設(shè)上支路低通濾波器輸出為x1，下支路低通濾波器輸出為x2，則判決準則是： （3－2）圖3－3 相干解調(diào)法原理框圖接收信號經(jīng)過并聯(lián)的兩路帶通濾波器進行濾波與本地相干載波相乘和包絡(luò)檢波后，進行抽樣判決，判決的準則是比較兩路信號包絡(luò)的大小。而鍵控法產(chǎn)生的2FSK信號，是由電子開關(guān)在兩個獨立的頻率源之間轉(zhuǎn)換形成，故相鄰碼元之間的相位不一定連續(xù)。一種可以常采用模擬調(diào)頻電路來實現(xiàn)；另一種可以采用鍵控法來實現(xiàn)，既在二進制基帶矩形脈沖序列的控制下通過開關(guān)電路對兩個不同的獨立頻率源進行選通，使其在每一個碼元周期Ts輸出f1或f2兩個載波之一?！?”對應(yīng)于載波頻率，“0”對應(yīng)載波頻率，但是它們的振幅和初始相位不變化。第三章 2FSK調(diào)制解調(diào)基本原理、2FSK的調(diào)制原理頻移鍵控是利用載波的頻率變化來傳遞數(shù)字信息。所以了解并掌握EDA技術(shù)的理論和熟練使用相應(yīng)的設(shè)計工具，更顯得必不可少。結(jié)構(gòu)體的名稱是任意取的。結(jié)構(gòu)體有三種描述方式，分別是行為（BEHAVIOR）描述方式、數(shù)據(jù)流（DATAFLOW）描述方式和結(jié)構(gòu)（STRUCTURE）描述方式。實體的標識符是entity，實體以entity開頭，以end結(jié)束。第一部分是程序包，程序包是用VHDL語言編寫的共享文件，定義在設(shè)計結(jié)構(gòu)體和實體中將用到的常數(shù)、數(shù)據(jù)類型、子程序和設(shè)計好的電路單元等，放在文件目錄為IEEE的程序包庫中。、VHDL語言的基本結(jié)構(gòu)一個VHDL語言的設(shè)計程序描述的是一個電路單元，這個電路單元可以是一個門電路，或者是一個計數(shù)器，也可以是一個CPU。在設(shè)計過程中，設(shè)計人員可以建立各種可再次利用的模塊，一個大規(guī)模的硬件電路的設(shè)計不可能從門級電路開始一步步地進行設(shè)計，而是一些模塊的累加。當(dāng)硬件電路的設(shè)計描述完成以后，VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實現(xiàn)。 （4）VHDL 語言的設(shè)計描述與器件無關(guān) 采用 VHDL 語言描述硬件電路時，設(shè)計人員并不需