【導讀】隨著時代的發(fā)展，用戶不再滿足于聽到聲音，而且還要看到圖像；更重要的。是，通信終端也不局限于單一的電話機，而且還有傳真機和計算機等數據終端。有的傳輸媒介如電纜、微波中繼器和衛(wèi)星通信，可以更好的使用數字傳輸。傳輸系統(tǒng)中，數字信號對高頻載波進行調制，變成頻帶信號，在接收端進行解調，恢復原數字信號。對載波的控制分為三種方法：振幅調制即振幅鍵控，頻率。調制即頻率鍵控和相位調制即相位鍵控。在通信領域得到了廣泛的應用。利用FPGA性能優(yōu)越、使用方便的特點，可以簡化振。幅調制和頻率調制電路的設計，而且易于反復編寫和修改程序。本文介紹了運用VHDL

　　

【正文】 ogic_vector(7 downto 0)。 signal sclr : std_logic:=39。039。 signal A0W : std_logic。 signal A1W : std_logic_vector(9 downto 0)。 signal A2W : std_logic_vector(7 downto 0)。 signal A3W : std_logic_vector(8 downto 0)。 30 signal A4W : std_logic_vector(9 downto 0)。 signal A5W : std_logic_vector(8 downto 0)。 signal A6W : std_logic_vector(10 downto 0)。 signal A7W : std_logic_vector(8 downto 0)。 ponent ask_LUT1 port ( address : in std_logic_vector (9 downto 0)。 clock : in std_logic 。 q : out std_logic_vector (8 downto 0))。 end ponent 。 Begin da=39。039。 assert (10) report altversion severity Note。 oSinOuts = SASinOutO。 sclr = sclrp。 Input I/O assignment from Simulink Block iAltBuss A0W = iAltBuss。 Constant assignment Simulink Block Constant A2W(7 downto 0) = 00000010。 Constant assignment Simulink Block Constant1 A3W(8) = 39。039。 A3W(7 downto 0) = 10000000。 31 Output I/O assignment from Simulink Block SinOut SinOuti : SBF generic map( width_inl=9, width_inr=0, width_outl=8, width_outr=0, lpm_signed=BusIsUnsigned, round=0, satur=0) port map ( xin=A5W, yout=SASinOutO)。 Bus Formatting Simulink Block AltBus1 AltBus1i : SBF generic map( width_inl=11, width_inr=0, width_outl=10, width_outr=0, lpm_signed=BusIsSigned, round=0, satur=0) port map ( xin = A6W, yout = A1W)。 Delay Element Simulink Block Delay 32 Delayi : SDelay generic map ( LPM_WIDTH = 10, LPM_DELAY =1, SequenceLength =1, SequenceValue =1) port map (dataa = A1W, clock = clock, ena = 39。139。, sclr = sclr, result = A4W)。 Mux Simulink Block nto1Multiplexer p6Mux : process (A0W, A3W, A7W) variable A2Mux : std_logic_vector(8 downto 0)。 variable A3Mux : std_logic_vector(8 downto 0)。 begin A2Mux := A3W。 A3Mux := A7W。 if A0W = 39。139。 then A5W =A3Mux 。 else A5W =A2Mux 。 end if。 end process。 Sum Operator Simulink Block ParallelAdderSubtractor u7 : SAdderSub generic map ( LPM_WIDTH =10, 33 PIPELINE =0, SequenceLength =1, SequenceValue =1, AddSubVal =AddAdd) port map ( dataa(7 downto 0) = A2W(7 downto 0), dataa(8) = A2W(7), dataa(9) = A2W(7), datab = A4W, clock = 39。039。, ena = 39。139。, sclr = 39。039。, result = A6W)。 Lookup table Simulink Block LUT1 LUT1i : ask_LUT1 port map ( address(9 downto 0) =A4W(9 downto 0), clock = clock, q = A7W)。 end architecture aDspBuilder。 附錄 2 FSK 程序 34 library ieee。 use 。 use 。 library dspbuilder。 use 。 library lpm。 use 。 Entity fsk is Port( clock : in std_logic。 sclrp : in std_logic:=39。039。 iAltBuss : in std_logic。 da : out std_logic。 oSinOuts : out std_logic_vector(7 downto 0))。 end fsk。 architecture aDspBuilder of fsk is signal SASinOutO : std_logic_vector(7 downto 0)。 signal sclr : std_logic:=39。039。 signal A0W : std_logic。 signal A1W : std_logic_vector(9 downto 0)。 signal A2W : std_logic_vector(2 downto 0)。 signal A3W : std_logic_vector(2 downto 0)。 signal A4W : std_logic_vector(9 downto 0)。 35 signal A5W : std_logic_vector(2 downto 0)。 signal A6W : std_logic_vector(10 downto 0)。 signal A7W : std_logic_vector(8 downto 0)。 ponent fsk_LUT1 port ( address : in std_logic_vector (9 downto 0)。 clock : in std_logic 。 q : out std_logic_vector (8 downto 0))。 end ponent 。 Begin da=39。039。 assert (10) report altversion severity Note。 oSinOuts = SASinOutO。 sclr = sclrp。 Input I/O assignment from Simulink Block iAltBuss A0W = iAltBuss。 Constant assignment Simulink Block Constant A2W(2) = 39。039。 A2W(1 downto 0) = 01。 Constant assignment Simulink Block Constant1 A3W(2) = 39。039。 A3W(1 downto 0) = 10。 36 Output I/O assignment from Simulink Block SinOut SinOuti : SBF generic map( width_inl=9, width_inr=0, width_outl=8, width_outr=0, lpm_signed=BusIsUnsigned, round=0, satur=0) port map ( xin=A7W, yout=SASinOutO)。 Bus Formatting Simulink Block AltBus1 AltBus1i : SBF generic map( width_inl=11, width_inr=0, width_outl=10, width_outr=0, lpm_signed=BusIsSigned, round=0, satur=0) port map ( xin = A6W, yout = A1W)。 Delay Element Simulink Block Delay 37 Delayi : SDelay generic map ( LPM_WIDTH = 10, LPM_DELAY =1, SequenceLength =1, SequenceValue =1) port map (dataa = A1W, clock = clock, ena = 39。139。, sclr = sclr, result = A4W)。 Mux Simulink Block nto1Multiplexer p6Mux : process (A0W, A2W, A3W) variable A2Mux : std_logic_vector(2 downto 0)。 variable A3Mux : std_logic_vector(2 downto 0)。 begin A2Mux := A2W。 A3Mux := A3W。 if A0W = 39。139。 then A5W =A3Mux 。 else A5W =A2Mux 。 end if。 end process。 Sum Operator Simulink Block ParallelAdderSubtractor u7 : SAdderSub generic map ( LPM_WIDTH =10, 38 PIPELINE =0, SequenceLength =1, SequenceValue =1, AddSubVal =AddAdd) port map ( dataa(2 downto 0) = A5W(2 downto 0), dataa(3) = A5W(2), dataa(4) = A5W(2), dataa(5) = A5W(2), dataa(6) = A5W(2), dataa(7) = A5W(2), dataa(8) = A5W(2), dataa(9) = A5W(2), datab = A4W, clock = 39。039。, ena = 39。139。, sclr = 39。039。, result = A6W)。