【正文】 中的運(yùn)行，如果沒有基本的語法錯(cuò)誤和語句錯(cuò)誤，則會(huì)如圖411所示。圖 411 編譯連接 圖 412 波形仿真文件的建立檢查輸入程序的邏輯和語法，然后進(jìn)行向量圖仿真。在波形圖仿真時(shí)，先建立向量圖仿真文件，如下述：① 文件的建立：“File”→“NEW” →“Other Files” →“Vector Waveform Files”選擇如圖412，然后“OK”；② 端口添加：點(diǎn)擊圖413中橢圓標(biāo)注的方框區(qū)域，雙擊鼠標(biāo)左鍵，如圖413所示的，點(diǎn)擊“New Finder …”；圖 413 仿真信號(hào)添加將彈出的415中選擇根據(jù)需要選擇仿真的端口性質(zhì)，本仿真中選擇“Filter”如圖，然后點(diǎn)擊“l(fā)ist”，選擇需要的端口，再點(diǎn)擊“OK”圖 414仿真信號(hào)添加圖 415仿真信號(hào)添加③ 仿真信號(hào)的設(shè)定給CLK系統(tǒng)時(shí)鐘設(shè)為10ns為周期的信號(hào)，RST有個(gè)上升沿，以啟動(dòng)調(diào)制器。仿真的結(jié)果如下圖416所示, 416(a)給出了仿真的整體情況，框中的部分給予了詳細(xì)的大圖，如圖416(b)、416(c)，目的是為了強(qiáng)調(diào)一些情況下的調(diào)制器性能。在圖416(b)中，很清楚的看見當(dāng)輸入信號(hào)為‘1’時(shí)，輸出了高頻的F2載波信號(hào)，而在輸入信號(hào)為‘0’時(shí)，輸出了頻率較低的F1信號(hào)。在圖416(c)，可以明顯的見得，當(dāng)RST=‘0’時(shí)，不再工作。圖 416(a) 2FSK調(diào)制器仿真波形圖 416(b) 2FSK調(diào)制器仿真波形圖 416(c) 2FSK調(diào)制器仿真波形根據(jù)仿真的結(jié)果，可以知道，軟件仿真結(jié)果正確，實(shí)現(xiàn)了2FSK的調(diào)制。值得說明的是，仿真的結(jié)果有一定延時(shí)，因此并未能實(shí)現(xiàn)輸入改變，輸出隨之改變，而是延遲一點(diǎn)才變。仿真結(jié)果若不正確，直至仿真正確；（9）將計(jì)算機(jī)與實(shí)驗(yàn)箱連接，進(jìn)行硬件測(cè)試，硬件調(diào)試所采用的是SE5型EDA實(shí)驗(yàn)開發(fā)系統(tǒng)。2） 2FSK解調(diào)器仿真其他步驟與調(diào)制器相同，如下給出仿真信號(hào)設(shè)定的結(jié)果，如圖417所示。圖 417(a) 2FSK解調(diào)器仿真波形圖 417(b) 2FSK解調(diào)器仿真波形圖 417(c) 2FSK解調(diào)器仿真波圖417(a)給出了解調(diào)器的總體仿真波形圖，為了更加方便地看清楚部分信號(hào)的變化而引起的輸出信號(hào)變化，特此將圖中的方框部分予以放大，分別如圖417(b)、417(c)所示。在圖417(b)中，可以見到當(dāng)收到的信號(hào)頻率變化時(shí)，解調(diào)的信號(hào)‘1’、‘0’的變化情況。在圖417(c)可以看出，當(dāng)RST=‘0’時(shí)，解調(diào)器就停止工作了，即使有信號(hào)輸入,輸出依舊為零。通過417的三幅圖可以見得仿真結(jié)果正確。3）4FSK調(diào)制器仿真其他的步驟與前述同，只是在輸入信號(hào)(基帶信號(hào))的構(gòu)造時(shí)，注意為500ns(1位二進(jìn)制，串并轉(zhuǎn)換后就為1us一個(gè)二位二進(jìn)制碼)為一個(gè)周期。圖418(a)、(b)、(c)、(d)、(e)給出了4FSK的調(diào)制器仿真圖，418(b)、(c) 、(d)、(e)為448(a)圖部分放大的圖，分別為調(diào)制得到的00、011對(duì)應(yīng)的波形FFFF4。圖 418(a) 4FSK的調(diào)制仿真圖圖 418(b) 4FSK的調(diào)制仿真圖00 圖 418(c) 4FSK的調(diào)制仿真圖01圖 418(d) 4FSK的調(diào)制仿真圖10 圖 418(e) 4FSK的調(diào)制仿真圖11圖418(a)左側(cè)兩個(gè)框中，上邊的為二位二進(jìn)制碼的低位，下邊為二進(jìn)制碼的高位，這個(gè)在圖(b)(c)(d)(e)中是可以看出來的。特別說明的是，由于基帶信號(hào)必須要1us才能構(gòu)成一組二進(jìn)制二位碼，因此，輸入信號(hào)和輸入信號(hào)對(duì)應(yīng)關(guān)系應(yīng)當(dāng)是：輸出信號(hào)的位置向前1us的位置是它對(duì)應(yīng)的基帶信號(hào)。通過仿真可以看出，4FSK調(diào)制器能夠正常調(diào)制基帶信號(hào)，設(shè)計(jì)正確。4）4FSK解調(diào)器仿真解調(diào)器的輸入信號(hào)為頻率信號(hào)，輸出為二進(jìn)制碼，基本的實(shí)現(xiàn)過程可以看做是4FSK調(diào)制的逆過程，具體仿真如圖419所示。圖 419 4FSK解調(diào)器的仿真波形在圖419中，波形圖中框的部分分別為FFF0、FF1，圖中的波形第四行二進(jìn)制碼為1000、01，波形對(duì)應(yīng)的碼組正確，輸出的二進(jìn)制波形與二進(jìn)制碼對(duì)應(yīng)，說明解調(diào)器解調(diào)正確。至此，2FSK、4FSK調(diào)制解調(diào)器的設(shè)計(jì)仿真完成。所有程序見附錄一2FSK調(diào)制器設(shè)計(jì)程序、附錄二2FSK解調(diào)器設(shè)計(jì)程序、附錄三4FSK調(diào)制器設(shè)計(jì)程序、附錄四4FSK解調(diào)器設(shè)計(jì)程序。5 總結(jié) 課題研究總結(jié)學(xué)生自2013年3月開始正式做畢業(yè)設(shè)計(jì)。本次畢業(yè)設(shè)計(jì)中，開始的1個(gè)月，主要是熟悉課題研究的要求和會(huì)用到哪些方面的知識(shí)，并且到校圖書館借閱書刊，查找電子文獻(xiàn)，順利完成了開題報(bào)告的撰寫、專業(yè)英文論文的翻譯。在接下來的幾個(gè)月，針對(duì)本次設(shè)計(jì)的要求，著手設(shè)計(jì)了硬件描述程序，進(jìn)行了仿真和驗(yàn)證，到目前為止，畢業(yè)設(shè)計(jì)的硬件描述部分和仿真已經(jīng)完成，論文也即將完成。在本次的畢業(yè)設(shè)計(jì)中，并未完全按照書本上的研究方法，部分過程在設(shè)計(jì)中并未出現(xiàn)，這集中表現(xiàn)在如下幾個(gè)方面：（1）2FSK、4FSK的調(diào)制器設(shè)計(jì)中，選擇的調(diào)制載波是系統(tǒng)基準(zhǔn)時(shí)鐘信號(hào)的分頻而得到的載波信號(hào)，并不是模擬的正弦載波信號(hào)；（2）2FSK、4FSK的解調(diào)器設(shè)計(jì)中，由于接收到的調(diào)制信號(hào)本來就是脈寬不一樣的方波脈沖信號(hào)，而并非在章節(jié)2中所講述的正弦調(diào)制，這也就使得理論上的系統(tǒng)中目的在于實(shí)現(xiàn)信號(hào)變換成方波信號(hào)的放大、限幅、微分、波形生成等電路在此沒有使用，并且，也并未完全的計(jì)算出過零點(diǎn)的數(shù)目，而是僅僅計(jì)算了已上升沿過零點(diǎn)的。其實(shí)，對(duì)于2FSK信號(hào)來講，這已經(jīng)足以解調(diào)出傳輸?shù)男盘?hào)了，這是因?yàn)?FSK兩路載波信號(hào)的頻差不會(huì)太小，這就使得計(jì)算的上升沿過零點(diǎn)的數(shù)目差別不會(huì)太小，不會(huì)影響到解調(diào)的最終結(jié)果，所以在2FSK的調(diào)制解調(diào)設(shè)計(jì)中，并沒有去分析載波的關(guān)系。4FSK載波太多，就必須的考慮到這個(gè)問題。在本次畢業(yè)設(shè)計(jì)和論文撰寫中，查閱了很多的關(guān)于調(diào)制和FPGA的書籍文獻(xiàn)，這使得對(duì)PSK，ASK，F(xiàn)SK的基本原理和實(shí)現(xiàn)方法有了更加深入的學(xué)習(xí)和掌握，對(duì)通信系統(tǒng)的整體認(rèn)識(shí)更加深刻，更加深入地學(xué)習(xí)了FPGA/CPLD技術(shù)，對(duì)VHDL、Verilog HDL硬件描述語言理解更加深刻，應(yīng)用更加熟練，對(duì)FPGA的開發(fā)流程更加熟悉，提高了個(gè)人的思考問題和解決問題的能力。論文的撰寫過程也是一個(gè)學(xué)習(xí)知識(shí)、概括知識(shí)和應(yīng)用知識(shí)的過程，也是考驗(yàn)中文水平和總體把握思路的過程。撰寫過程中，必須把握論文的主題，合理安排論文的章節(jié)，并在眾多的資料之中去篩選可用的知識(shí)，去加以利用。論文的撰寫工作著實(shí)不是那么簡單，文字輸入、圖形輸入和公式輸入都是很復(fù)雜的工作，要求撰寫者要能夠應(yīng)用多種軟件。在本篇論文的撰寫中，論文中的圖是由微軟公司的visio2003版繪制而成，公式采用MathType 。調(diào)制解調(diào)器的設(shè)計(jì)和論文的撰寫工作現(xiàn)在基本完成，確實(shí)有些累，但是，生活中的有些事情總是會(huì)給人帶來意想不到的快樂，就像這次設(shè)計(jì)和論文的撰寫工作一樣，看著自己親自做的設(shè)計(jì)和論文，內(nèi)心很是欣慰。在本篇論文的撰寫中，除了部分內(nèi)容援引自課本或者論文期刊原稿以外，其他基本都是本人學(xué)習(xí)和總結(jié)的結(jié)果。 課題研究的展望設(shè)計(jì)至此基本完成，論文撰寫工作也接近尾聲，高興之余，回顧本次設(shè)計(jì)和論文撰寫的整個(gè)過程，感慨頗多。2FSK、4FSK已經(jīng)是基本的調(diào)制方法了，而在實(shí)際的生活中單一的用FSK調(diào)制的系統(tǒng)很少，基本都是復(fù)雜的調(diào)制方法，研究這種方法的對(duì)于個(gè)人的實(shí)際意義到底是什么呢？隨著通信技術(shù)的發(fā)展，調(diào)制技術(shù)必不可少，電子器件的變革朝向小型化、集成化的趨勢(shì)不可逆轉(zhuǎn)，這就使得相關(guān)技術(shù)快速發(fā)展，并應(yīng)用于通信電子領(lǐng)域的等多個(gè)行業(yè)。FPGA以其突出的特點(diǎn)，必將在通信電子領(lǐng)域的小型化、集成化的浪潮中立于中間不敗之地，這就使得作為工程設(shè)計(jì)人員，有必要學(xué)懂FPGA/VPLD這項(xiàng)技術(shù)，并應(yīng)用在實(shí)際的設(shè)計(jì)中，例如通信接口的FPGA/CPLD設(shè)計(jì)、通信系統(tǒng)的FPGA/CPLD設(shè)計(jì)等。這種技術(shù)研究和應(yīng)用必將為以后的研究和工程設(shè)計(jì)中大顯優(yōu)勢(shì)，本次設(shè)計(jì)知識(shí)一個(gè)入門級(jí)的練習(xí)而已。致 謝歷時(shí)三個(gè)月的努力學(xué)習(xí)和工作，畢業(yè)設(shè)計(jì)和論文撰寫工作目前已經(jīng)完成，畢業(yè)答辯工作正在緊張的準(zhǔn)備過程中，至此，我已經(jīng)在畢業(yè)的邊緣。近四個(gè)月的畢業(yè)設(shè)計(jì)，收獲很大，提高了我對(duì)通信系統(tǒng)的認(rèn)識(shí)和理解，我的FPGA技術(shù)應(yīng)用有了明顯的提高。進(jìn)步不能忘記曾經(jīng)給過我?guī)椭娜?，感謝在畢業(yè)設(shè)計(jì)和論文撰寫工程中幫助過我的老師和同學(xué)，特別感謝我的本科導(dǎo)師朱代先老師，是他在我的本科學(xué)習(xí)階段，從生活上給予關(guān)心，從學(xué)習(xí)上時(shí)刻給予我鼓勵(lì)、督促和關(guān)注，在此次畢業(yè)設(shè)計(jì)和論文撰寫中，是他給予我極大地支持、鼓勵(lì)和幫助。感謝我的女友在論文的撰寫、審校工作中做的努力和支持。最后，感謝參考文獻(xiàn)中提及的各位老師和工程技術(shù)人員，在我的設(shè)計(jì)和論文的撰寫中，借鑒和參考了各位的作品和成果，是各位的研究成果給了我靈感和勇氣去完成設(shè)計(jì)和論文，謝謝你們。參考文獻(xiàn)[1] :西安電子科技大學(xué)出版社,2008.[2] 樊昌信,:國防工業(yè)出版社,2006.[3] :浙江大學(xué)出版社,2007.[4] ：清華大學(xué)出版社,2012.[5] ：中國礦業(yè)大學(xué)出版社,2007.[6] 張亦華,——,2003.[7] 王開軍,:機(jī)械工業(yè)出版社,2007.[8] 潘松,（第三版）.科學(xué)及出版社,2006.[9] :高等教育出版社,2004.[10] ,2006.[11] 葉建波, 99 SE amp。 EWB :清華大學(xué)出版社,2005.[12] :北京理工大學(xué)出版社,2007.[13] (FSK)及其最新[J].現(xiàn)代計(jì)算機(jī),2000[9].[14] 姜宇柏,：機(jī)械工業(yè)出版社,.[15] Joseph HDL Digital Design and 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