【導(dǎo)讀】符合本科畢業(yè)設(shè)計(jì)論文要求，業(yè)經(jīng)本委員會(huì)評(píng)審認(rèn)可。二．原始資料：1、FPGA開發(fā)系統(tǒng)；2、MATLAB工具書；3、多速率數(shù)字信號(hào)處理書籍；內(nèi)插器軟件實(shí)現(xiàn)代碼；3、在FPGA開發(fā)板上調(diào)試出結(jié)果。的速度要求起著很大的作用。濾波器在通信和信號(hào)處理領(lǐng)域的應(yīng)用越來越廣泛。本文介紹了軟件無線電的基本概念、發(fā)展概況。省芯片資源和運(yùn)算量，采用查找表的方式實(shí)現(xiàn)濾波器。

　　

【正文】 浮點(diǎn)數(shù)進(jìn)行取整的操作，在這里我們使用 C++語言來實(shí)現(xiàn)系數(shù)與地址碼進(jìn)行乘法和取整，并將輸出數(shù)據(jù)以 .mif 文件的格式輸出。 FIR 濾波器 內(nèi)插（ I=4） CIC 數(shù)字信號(hào)源 浙江工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)論文 28 第四章 內(nèi)插器的硬件測(cè)試 EP1K30TC1443 簡(jiǎn)介 EP1K30TC1443 是 ALTERA 公司 ACEX 系列的芯片，此系列是 ALTERA 專門為通 信 （如 xDSL 調(diào)制解調(diào)器、路由器等） 、音頻處理及其他一些場(chǎng)合的應(yīng)用而推廣的芯片。其工作電壓為 ，芯片的功耗較低，集成度為 萬門，基于查找表結(jié)構(gòu)。 在工藝上 采用先進(jìn)的 、 6 層金屬連線的 SRAM 工藝制成。共有 144 個(gè)管腳 EP1K30TC1443 芯片有 1728 個(gè)邏輯單元， 24576 個(gè)存儲(chǔ)比特 。 由于芯片的邏輯單元的限制 ，在設(shè)計(jì)程序的時(shí)候，要十分注意節(jié)約資源，設(shè)計(jì)所使用的邏輯單元一定不能超過芯片所能提供的。 引腳鎖定和程序下載 在程序?qū)?FPGA 之前，首先要進(jìn)行 輸入輸出引腳的 引腳鎖定 工作。根據(jù)本次設(shè)計(jì)使用的實(shí)驗(yàn)箱的手冊(cè)可知， FPGA 主要管腳分配 如下 ： 系統(tǒng)時(shí)鐘（ ）： Pin 55 DAC： D7(MSB)： Pin 59； D6:Pin 60； D5～ D2:Pin 62～ Pin 65； D1:Pin 67； D0:Pin 68 按鈕（平時(shí)“ 1”，按下“ 0”）： K2:Pin 47,用于復(fù)位 。 在程序中，輸入時(shí)鐘 clk 對(duì)應(yīng) Pin 55，輸出信號(hào) cout 為了能通過示波器觀察而連接 DAC 引腳，復(fù)位信號(hào) reset 對(duì)應(yīng) Pin 47，切根據(jù)按鈕的情況設(shè)計(jì)為 0 復(fù)位。 完成引腳封裝后， 將程序用“ Programmer”下載到 FPGA 實(shí)驗(yàn)板后 ,用示波器和頻譜分析儀 進(jìn)行觀測(cè)。 （測(cè)試圖有沒有？如有的話最好給出照片）浙江工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)論文 29 參考文獻(xiàn) [1] 楊小牛，樓才義，徐建良 .軟件無線電原理與應(yīng)用 [M].北京：電子工業(yè)出版社， 2020. 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In 3`d ACTS mobile munication summit. 1998: 121一 126. 浙江工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)論文 30 附錄 多相結(jié)構(gòu) MATLAB 仿真 clc。 %信號(hào) T=::1。 pi=。 w=20*pi。 B=sin(T*w)。 signalb=[1 0 1 1 0 0 1 0 1 0 0 0 1 0 1 1 1]。 f1=25。 f2=15。 SignalIn=[]。 for i=1:length(signalb) if signalb(i)==1 SignalIn=[SignalIn sin(f1*2*pi*T)]。 else SignalIn=[SignalIn sin(f2*2*pi*T)]。 end end %FIR 濾波器 愷撒 窗 I=5。 N=35。 n1=0:(N1)/21。 n2=(N1)/2+1:N1。 n=0:N1。 h=[ ]。 %多相結(jié)構(gòu) I=5。 浙江工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)論文 31 sn=length(SignalIn)。 R=zeros(I,N/I)。 for m=0:N/I1。 for k=0:I1 R(k+1,m+1)=h((m+1)*Ik)。 end end Rk=zeros(5,sn)。 for i=1:I Rk(i,:)=filter(R(i,:),[1],SignalIn)。 end for k=1:I for n=1:sn*I if mod(n,I)==0 y(k,n)=Rk(k,n/I)。 else y(k,n)=0。 end end end yout=zeros(1,sn*I)。 for n=I:(sn*I) yout(nI+1)=y(1,n4)+y(2,n3)+y(3,n2)+y(4,n1)+y(5,n)。 end subplot 211 plot(abs(fftshift(fft(SignalIn))))。 title(39。內(nèi)插前的頻譜 39。)。 subplot 212 plot(abs(fftshift(fft(yout))))。 title(39。內(nèi)插后的頻譜 39。)。 直接內(nèi)插器 MATLAB 仿真 clc。 n=1:100。 n1=100。 x=sin(2*pi**n)+sin(2*pi**n)。 xfft=fftshift(fft(x))。 figure(1) subplot(2,1,1)。 浙江工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)論文 32 plot(abs(fftshift(fft(x))))。 title(39。輸入序列頻譜 39。)。 subplot(2,1,2)。 stem(x)。 title(39。輸入序列 39。)。 I=5。 for n=1:n1*I if mod(n,I)==0 y(n)=x(n/I)。 else y(n)=0。 end end %FIR 濾波器 BLACKMAN I=5。 N=35。 n1=0:(N1)/21。 n2=(N1)/2+1:N1。 n=0:N1。 %r=。 pi=。 hd=sin(pi*(n1(N1)/2)/I)./(pi*(n1(N1)/2)/I)。 hd=[hd 1]。 hd=[hd sin(pi*(n2(N1)/2)/I)./(pi*(n2(N1)/2)/I)]。 w=*cos((2*pi*n)/(N1))+*cos((4*pi*n)/(N1)) h=hd.*w。 yout=conv(y,h)。 youtf=fftshift(fft(yout))。 figure(2) subplot(2,1,1)。 plot(abs(fftshift(fft(y))))。 title(39。插 0 后序列頻譜 39。)。 subplot(2,1,2)。 stem(y)。 title(39。插 0 后序列 39。)。 figure(3) subplot(2,1,1)。 plot(abs(fftshift(fft(yout))))。 浙江工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)論文 33 title(39。濾波后序列頻譜 39。)。 subplot(2,1,2)。 stem(yout)。 title(39。濾波后序列 39。)。 VHDL 語言程序 32 分頻 () library ieee。 use 。 use 。 use 。 entity clkdiv32 is port(clk,reset:in std_logic。 clkout:out std_logic)。 end entity clkdiv32。 architecture behavorall of clkdiv32 is begin behavor:process(clk,reset) is variable count:std_logic_vector(4 downto 0)。 begin if clk39。event and clk=39。139。 then if reset=39。039。 then count:=00000。 else count:=count+1。 end if。 clkout=not count(4)。 end if。 end process behavor。 end architecture behavorall。 16 分頻 () library ieee。 use 。 use 。 use 。 entity clkdiv16 is port(clk,reset:in std_logic。 clkout:out std_logic)。 end entity clkdiv16。 architecture behavorall of clkdiv16 is 浙江工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)論文 34 begin behavor:process(clk) is variable count:std_logic_vector(3 downto 0)。 begin if clk39。event and clk=39。139。 then if reset=39。039。 then count:=(others=39。039。)。 else count:=count+1。 end if。 clkout=not count(3)。 end if。 end process behavor。 end architecture behavorall。 4 分頻 () library ieee。 use 。 use 。 use 。 entity clkdiv4 is port(clk,reset:in std_logic。 clkout:out std_logic)。 end entity clkdiv4。 architecture behavorall of clkdiv4 is begin behavor:process(clk) is variable count:std_logic_vector(1 downto 0)。 begin if clk39。event and clk=39。139。 then if reset=39。039。 then count:=(others=39。039。)。 else count:=count+1。 end if。 clkout=