【導讀】控制系統(tǒng)，能大幅提高預測控制的在線優(yōu)化速度。本文在Xilinx公司的集成開發(fā)環(huán)境中，采用硬件描述語言HDL編程，調(diào)用IP核等輸入方式，完成了預測控制改進算法的PPGA設計與實現(xiàn)。器的硬件結構上改進，因此采用FPGA陣列處理器實現(xiàn)預測控制系統(tǒng)。能模塊，畫出了各模塊的流程圖。包括系統(tǒng)的總體結構設計，基本的處理器單元。量的計算，參數(shù)辨識等。最后用Modelsim仿真軟件對各模塊進行了仿真，給出了。優(yōu)化速度，減小控制器面積，擴大預測控制的應用領域.

　　

【正文】 ()則有： TnTnnnTnnnTnnnTnnnnTnnKKPKKIGGIKGKGIGGPn??????????????? ???????????????????????????????????????????????????????0000000000000000)(111111 () 上式則為矩陣的 Pn的分解公式。 遞推求逆 利用求逆公式對上式求逆，得 : TnnnnnTnnnnKPKPKKPPP111111111001000000???????????????????????????????????????? () 由前面可知， Pn和 Pn1為對稱矩陣， 也為對稱矩陣， 引入列向量： () ?????????????? ? 00000 01 nnn KGGTnnn KPL 110 0 ?? ??????? ?110 0?? ?????? ?nP 25 所以，前式可表示為： nnTnnnn LKLLPP ?????????????10 0 1111? () 所以上式為求解矩陣 Pn的遞推公式，且初值為： ???? 2111 1gP () 26 第 4 章 預測控制 FPGA 實現(xiàn)的基本單元介紹 由于 FPGA 所能執(zhí) 行的必須是二進制數(shù)字量，而且所以的運算都是基于加法和移位運算。因此，在研究利用 FPGA 實現(xiàn)預測控制算法時發(fā)現(xiàn)，遞推算法的預算中大多是進行矩陣的乘法和加法運算。這也就為利用 FPGA 實現(xiàn)預測控制算法的可行性提供了依據(jù)，下面就在算法中主要運用的單元進行介紹。 乘法加法器： 乘法加法器（ MAC）單元是指對所輸入的數(shù)據(jù)進行乘法加法運算。在 Quartus II中搭建模塊圖實現(xiàn)算法或者編寫硬件描述語言實現(xiàn)，最后封裝為 IP 單元，在實現(xiàn)預測控制算法是進行調(diào)用。下圖為搭建框圖： 圖 乘法加法器的 框圖 27 首先對輸入數(shù)據(jù)在時鐘沿到來時進行存儲，然后在下一個時鐘沿到來時在再進行計算，這樣可以防止競爭冒險和毛刺的出現(xiàn)，圖中所采用的各模塊都是利用軟件提供的封裝器件搭建而成。并且設置有 EN 和 CLRN 輸入端，可以對各模塊清零和控制。下面是對該模塊的仿真波形圖： 圖 乘法加法器 的 仿真波形圖 對結果的分析發(fā)現(xiàn)，除了在時鐘變換的地方會出現(xiàn)一些不可預料的結果外，正常的運算結果是滿足設計要求的。 移位寄存器： 由于在預測控制算法中，進行預算的變量值 一般都是矩陣形式，所以為了在FPGA 中能夠?qū)仃囘M行運算，本文中設計利用串入串出移位寄存器來實現(xiàn)矩陣的存儲和計算，通過移位對矩陣中各個變量進行操作。在此利用硬件描述語言來編 28 寫其程序，實現(xiàn)其功能。并且將其封裝成 IP 模塊，以便在以后編寫主程序是使用。下圖是為了驗證其功能所搭建的模塊圖： 圖 移位寄存器 搭建的模塊圖 下圖為仿真結果，從圖中明顯看出對輸入的移位。 圖 移位寄存器 的 仿真結果 A/D 轉(zhuǎn)換模塊： A/D 轉(zhuǎn)換 電路是將輸入的模擬信號進行模數(shù)轉(zhuǎn)換，使其成為 FPGA 能夠處理的數(shù)字信號。 29 圖 A/D 轉(zhuǎn)換電路 下圖中的模塊是將 A/D 轉(zhuǎn)換器的硬件程序封裝成模塊，以便在以后使用，這里為了驗證其正確性搭建了如下模塊。 圖 A/D 轉(zhuǎn)換 的模塊 這是時序仿真波形，經(jīng)過驗證該模塊的程序能夠?qū)崿F(xiàn)預想功能。 30 圖 A/D 轉(zhuǎn)換 的 時序仿真波形 D/A 轉(zhuǎn)換模塊： D/A 轉(zhuǎn)換是將 FPGA 輸出的數(shù)字量轉(zhuǎn)換成為模擬量輸出，使其能夠在實際系統(tǒng)中 應用。 圖 D/A 轉(zhuǎn)換電路 下圖中的模塊是將 D/A 轉(zhuǎn)換器的硬件程序封裝成模塊，以便在以后使用，這里為了驗證其正確性搭建了如下模塊。 31 圖 D/A 轉(zhuǎn)換 模塊 這是時序仿真波形，經(jīng)過驗證此模塊的程序能夠?qū)崿F(xiàn)預想功能。 圖 D/A 轉(zhuǎn)換 的 時序仿真波形 在 FPGA 中實現(xiàn)預測控制算法必然用到上述的模塊，所以研究上述模塊的功能是不可避免的。進一步的研究就是利用已經(jīng)取得的成果進行算法實現(xiàn)，并且利用實驗開發(fā)板來實現(xiàn)控制算法，最 終在實際系統(tǒng)中驗證算法的有效性。 32 第 5 章 預測控制器設計方案 整體方案如圖 圖 整體方案 考慮 FPGA 實現(xiàn)方法和 MPC 算法的特點，采用 Nios ‖嵌入式軟核處理器。 方案中， FPGA 芯片中嵌入了一個軟核處理器 Nios ‖處理器。實現(xiàn)整個 MPC算法的 C/C++程序運行在 Nios ‖處理器中。 FPGA 芯片中包含一個可由設計者定制的 Nios ‖軟核處理器，實現(xiàn) MPC 算法的 C 語言程序代碼運行在此處理器中。 除了核心的 Altera Cyclone‖ FPGA 芯片，整個預測控制器還包括一部分外圍輔助 電路，包括存儲器， A/D 轉(zhuǎn)換器， UART 收發(fā)器。系統(tǒng)結構如圖 33 圖 系統(tǒng)結構圖 下面簡要介紹本系統(tǒng)中 Nios II 處理器內(nèi)核和標準組件的配置。 Nios II 處理器內(nèi)核 Nios II 處理器內(nèi)核是 Nios II 處理器的核心，內(nèi)核實現(xiàn)了處理器的最基本和最關鍵的功能，如運算器、存儲管理、指令系統(tǒng)等。 Nios II 處理器系列包括了三種內(nèi)核 —— 快速型（ Nios II/f）、經(jīng)濟型（ Nios II/e）和標準型（ Nios II/s）內(nèi)核，每種內(nèi)核都針對不同的性能范圍和成本而優(yōu)化。所 有的這三種內(nèi)核都使用共同的 32 位的指令集結構（ ISA）和 100%兼容的二進制代碼。由于本系統(tǒng)的主要設計目標是滿足高實時性，所以選擇快速型 Nios II/f 內(nèi)核，以獲得最強的處理器性能。 34 Nios II/f 內(nèi)核性能超過了 300 MIPS（ Dhrystones 基準測試），它非常適合性能關鍵的應用，以及代碼或者數(shù)據(jù)量較大的應用，例如運行全功能操作系統(tǒng)等。 Nios II /f 內(nèi)核具有以下一些關鍵功能特性： 存儲器管理單元（ MMU） 存儲器保護單元（ MPU） 高級異常支持 單獨 的指令和數(shù)據(jù)緩沖（ 512 字節(jié)至 64 Kbytes） 可訪問高達 2 Gbytes 的外部地址空間 單周期硬件乘法和桶形移位寄存器 硬件除法選項 256 條定制指令和數(shù)量不限的硬件加速器 JTAG 調(diào)試模塊 可選 JTAG 調(diào)試模塊增強功能，包括硬件斷點、數(shù)據(jù)觸發(fā)器和實時跟蹤。 本文配置的 Nios II/f 核大約需要使用 14001800 個邏輯單元， 3 個 M4K 片內(nèi)存儲器。數(shù)據(jù)緩沖器設為 8Kbytes，指令緩沖器均設為 4Kbytes。 JTAG Debug 模塊內(nèi)嵌于 Nios II 內(nèi)核，用于對 Nios II 處理器進行調(diào)試。根據(jù)不同的調(diào)試等級，可以對 JTAG Debug 模塊進行不同的配置。本系統(tǒng)選擇二級調(diào)試功能大約需要使用 800900 個邏輯單元， 2 個 M4K 片內(nèi)存儲器，支持 JTAG 連接，軟件下載和軟件斷點調(diào)試、硬件斷點調(diào)試和數(shù)據(jù)觸發(fā)五種功能。 此外， Altera 為 Nios II 處理器核提供了多種自定制指令，包括位交換、浮點運算指令等，可以很方便地集成到處理器中。本系統(tǒng)集成了浮點運算指令。 35 JTAG UART IP 核 JTAG UART 模塊 主要是用于系統(tǒng)調(diào)試。 JTAG UART IP 核通過 Avalon 總線和 JTAGDebug 模塊相連接，利用 JTAG 連接實現(xiàn)一個 UART 的功能，在調(diào)試過程中可以將信息通過它顯示在終端上，也可以輸入調(diào)試命令通過它控制整個系統(tǒng)。 JTAG UART IP 核的配置參數(shù)主要就是讀 /寫 FIFO（ First Input First Output）深度和中斷閾值。讀 /寫 FIFO 比較耗費 FPGA 片內(nèi)存儲器和邏輯資源，本系統(tǒng)設置為 64bits；中斷閾值表示當數(shù)據(jù)還有多少字節(jié)填滿或清空讀 /寫 FIFO 時產(chǎn)生中斷信號，因為讀 /寫 FIFO 深度設置為 64bits，所以中斷閾值設置為 8 即可。在系統(tǒng)軟硬件調(diào)試完畢后，也可以將 JTAG UART IP 核去除以節(jié)省資源。 timer IP 核 Timer IP 核可以完成定時和計數(shù)功能，在 Nios II 系統(tǒng)中，用戶可以根據(jù)需要添加配置多個 Timer。在本系統(tǒng)中需要一個 Timer IP 核，作為時間戳計時器，用來完成對采樣周期的精確計時。 Timer IP 核配置相對比較簡單，主要包括相關寄存器的設置。 Timeout 周期設為默認值，在“ Hardware Options”中選中“ Writable period”、“ Readable snapshot”和“ Start/Stopcontrol bits”，從而可以在程序中通過 HAL API 對定時器的周期和啟停進行控制，并能對當前的計數(shù)值進行讀取。當定時器計數(shù)到設定周期數(shù)時，處理器產(chǎn)生定時中斷，處理器進行中斷處理。 36 UART IP 核 UART（ Universal Asynchronous Receiver/Transmitter，通用異步收發(fā)器）內(nèi)核實現(xiàn)了 Altera FPGA 片上的嵌 入式系統(tǒng)和片外設備之間的串行的字符流傳輸?shù)囊环N方法。在 Nios II 系統(tǒng)中，用戶可以根據(jù)需要添加配置多個 UART。在本系統(tǒng)中， Nios II 處理器使用一個 UART 與 DSPACE 實時仿真系統(tǒng)通信，進行實時仿真。 UART 核實現(xiàn)了 RS232 協(xié)議，可以改變其波特率、奇偶校驗位、停止位、傳輸?shù)臄?shù)據(jù)位以及其他可選的 RTSCTS 流控制信號等。 UART IP 核的配置相對比較簡單，主要是波特率和數(shù)據(jù)格式。波特率配置為115200bps，而且需要設置為可通過軟件寫寄存器改變，從而方便在程序中修 改波特率；數(shù)據(jù)格式為 8 位數(shù)據(jù)位， 1 位停止位，無須校驗位。本系統(tǒng)由于不需要用 UART 實現(xiàn)數(shù)據(jù)流操作，所以關閉數(shù)據(jù)流功能。 SPIIP核 SPI 是一個嵌入式系統(tǒng)常用的工業(yè)標準串行協(xié)議，用來連接微處理器與多個片外傳感器、轉(zhuǎn)換器、存儲器和控制設備。 SPI IP 核實現(xiàn) SPI 協(xié)議并提供 Avalon 接口。 SPI 既能實現(xiàn)主協(xié)議，也能實現(xiàn)從協(xié)議。當被配置為一個主設備時， SPI 最多能控制 16 獨立的 SPI 從設備。 SPI IP 核的配置主要包括主 /從設置、數(shù)據(jù)寄存器設置和時序設置，比較簡單。 本系統(tǒng)中， SPI 設置為主設備，其他設置采用默認值。 37 avalonM M Tristate 總線橋 IP 核 Avalontristate 總線橋 IP 核用來實現(xiàn)片內(nèi) Avalon 總線到片外三態(tài)總線的轉(zhuǎn)換。所以任何 Avalon 總線主設備訪問任何片外三態(tài)芯片（如 SRAM 存儲器、 FLASH 存儲器）都需要 AvalonMM Tristate 總線橋。 controller IP 核 如果系統(tǒng)的程序代碼和數(shù)據(jù)需要的存儲容量比較大，則通常需要片外存儲器，如 SDRAM 存儲器。在 Nios II 處理器中， SDRAM controller IP 核為 FPGA 片外 SDRAM 提供一個 Avalon 接口，使設計者在 FPGA 中創(chuàng)建一個方便與 SDRAM 芯片連接的定制系統(tǒng)，實現(xiàn) Avalon 總線主設備向 SDRAM 的讀 /寫功能。 在本系統(tǒng)中，由于 SDRAM 沒有采用三態(tài)總線，因此 SDRAM controller IP 核可以直接與 Avalon 總線相連。 SDRAM controller IP 核需要設置的參數(shù)比較多，但可以采用預制模式。本系統(tǒng) SDR