【正文】 std_logic。 led: out std_logic_vector(7 downto 0))。end ponent output。signal clk_tmp: std_logic。begin u1:metronome port map(clk,clr,opt,clk_tmp)。 例化時(shí)序控制模塊 u2:output port map(clk_tmp,clr,led)。 例化顯示電路模塊end rtl。 八路彩燈控制仿真波形： 八路彩燈控制仿真波形從圖中可以看出當(dāng)OPT為高電平時(shí)彩燈狀態(tài)轉(zhuǎn)換慢，為低電平時(shí)轉(zhuǎn)換要快，當(dāng)復(fù)位信號(hào)有效時(shí)，所用輸出都清零。 八路彩燈生成元器件符號(hào)： 八路彩燈生成元器件符號(hào) 對(duì)于頂層程序的設(shè)計(jì)，若為模塊較多的系統(tǒng)，最好使用文本的程序設(shè)計(jì)方式。但因本系統(tǒng)模塊較少，既可使用文本的程序設(shè)計(jì)方式，也可以使用原理圖的設(shè)計(jì)方式。上段程序的作用是將時(shí)序控制電路模塊和顯示控制電路模塊結(jié)合起來(lái)，實(shí)現(xiàn)八路彩燈控制器的設(shè)計(jì)，又由于本次程序設(shè)計(jì)的分模塊較少，因此，我們采用了文本設(shè)計(jì)和原理圖設(shè)計(jì)兩種方式。各模塊VHDL程序經(jīng)過編譯優(yōu)化后，選擇合適的目標(biāo)芯片進(jìn)行綜合、管腳配置。本電路選用可編程邏輯芯片Cyclone EP1C3T144C8由QuartusII進(jìn)行仿真，從仿真波形可以看出，此程序可以實(shí)現(xiàn)四種不同花樣彩燈的相互變換，每種花樣彩燈可以循環(huán)變化。但是如果系統(tǒng)的固有頻率很大，彩燈的閃爍速度非?？?，看到的現(xiàn)象是每個(gè)花樣的八個(gè)彩燈同時(shí)被點(diǎn)亮，為了實(shí)現(xiàn)絢麗多彩的景象，必須要在程序中加一個(gè)分頻進(jìn)程。與其它硬件設(shè)計(jì)方法相比，用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的：具有很強(qiáng)的行為描述能力，支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用，可讀性好，易于修改和發(fā)現(xiàn)錯(cuò)誤，可以使用仿真器對(duì)VHDL源代碼進(jìn)行仿真允許設(shè)計(jì)者不依賴于器件，容易發(fā)現(xiàn)設(shè)計(jì)中出現(xiàn)的問題，以便及時(shí)處理。實(shí)現(xiàn)了設(shè)計(jì)與工藝無(wú)關(guān)，可移植性好，上市時(shí)間快，成本低，ASIC移植等優(yōu)點(diǎn)。、管腳分配 管腳分配圖 管腳設(shè)置圖 硬件測(cè)試 本電路選用可編程邏輯芯片Cyclone EP1C3T144C8由QuartusII進(jìn)行下載，從硬件測(cè)試結(jié)果可以看出，此程序可以實(shí)現(xiàn)四種不同花樣彩燈的相互變換，每種花樣彩燈可以循環(huán)變化。但是如果系統(tǒng)的固有頻率很大，彩燈的閃爍速度非?？?，看到的現(xiàn)象是每個(gè)花樣的八個(gè)彩燈同時(shí)被點(diǎn)亮，為了實(shí)現(xiàn)絢麗多彩的景象，必須要在程序中加一個(gè)分頻進(jìn)程。時(shí)序控制模塊實(shí)現(xiàn)的功能是產(chǎn)生1＼４和１＼８的時(shí)鐘信號(hào)。顯示控制模塊中實(shí)現(xiàn)的四種花型分別為：00000000100000000100000000100000000100000000100000000100000000100000000100000010000001000001000000100000010000001000000000000000000100000001100000111000001111000111110001111110111111101111111110001000110011001110111011111111這二十九種狀態(tài)依次呈現(xiàn)，花型變化快慢由CLK和OPT控制。并且只要不撥動(dòng)清零開關(guān)，這二十九種花型將一直循環(huán)顯示下去。如撥動(dòng)清零開關(guān)，將回到初始狀態(tài)00000000并從初始狀態(tài)一直循環(huán)下去 本章小結(jié)下載與測(cè)試是本次畢業(yè)設(shè)計(jì)最后也是最重要的步驟。因?yàn)榍懊娉绦虻恼_為下載和測(cè)試做好了準(zhǔn)備，并使得可以順利的進(jìn)行達(dá)到課設(shè)的預(yù)期效果和目的。在電路組裝過程中，遇到的最大問題是：起初考慮不周全，管腳分布不夠合理，出現(xiàn)了許多“特長(zhǎng)線”， 不但影響布線速度，而且也會(huì)給后來(lái)的調(diào)試帶來(lái)不必要的麻煩。其次就是布線，因?yàn)橐蟛粶?zhǔn)交叉，且橫平豎直，所以在保證連通的情況下，在布線上也下了不少工夫。布線和調(diào)試完成后，又遇到新的問題：彩燈演示時(shí)有時(shí)正常有時(shí)混亂。在排除其他可能的情況下，我們仔細(xì)檢查了各端口的連接狀況，發(fā)現(xiàn)清零端口在清零后懸空了。將其接至高電平后，問題最終得以解決。 第5章 總 結(jié) 畢業(yè)設(shè)計(jì)剛開始，拿著選定的題目不知如何入手。畢竟畢業(yè)設(shè)計(jì)不同于以往的課程設(shè)計(jì)，電路圖和程序都要自己?jiǎn)为?dú)設(shè)計(jì)。靜下心來(lái)，仔細(xì)分析題目，再加上指導(dǎo)老師的說(shuō)明與提示和同學(xué)的幫助，心中才有了譜。將整個(gè)系統(tǒng)根據(jù)不同的功能化分成模塊，再分別進(jìn)行設(shè)計(jì)，逐個(gè)攻破，最后再將其整合即可。用VHDL進(jìn)行設(shè)計(jì)，首先應(yīng)該理解，VHDL語(yǔ)言是一種全方位硬件描述語(yǔ)言，包括系統(tǒng)行為級(jí)，寄存器傳輸級(jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次。應(yīng)充分利用VHDL“自頂向下”的設(shè)計(jì)優(yōu)點(diǎn)以及層次化的設(shè)計(jì)概念，層次概念對(duì)于設(shè)計(jì)復(fù)雜的數(shù)字系統(tǒng)是非常有用的，它使得我們可以從簡(jiǎn)單的單元入手，逐漸構(gòu)成龐大而復(fù)雜的系統(tǒng)。通過使用EDA編程既方便有快捷的實(shí)現(xiàn)了程序本次設(shè)計(jì)的程序已經(jīng)在硬件系統(tǒng)上得到了驗(yàn)證 ,實(shí)驗(yàn)表明 ,此設(shè)計(jì)方法能夠滿足多種不同花樣彩燈的變化要求 ,并且該方法便于擴(kuò)展不同變化模式的彩燈花樣。但是試驗(yàn)中也出現(xiàn)了一些不熟練的操作問題和一些復(fù)雜程序的不能完全理解的問題，這都需要我在平時(shí)多學(xué)習(xí)，進(jìn)一步的完善自己。在實(shí)際中經(jīng)常會(huì)遇到一些自己可能暫時(shí)無(wú)法想明白的問題，請(qǐng)教同學(xué)或老師是很好的做法，節(jié)省時(shí)間也會(huì)從別人身上學(xué)到更多。在設(shè)計(jì)時(shí)和同學(xué)相互交流各自的想法也是很重要的，不同的人對(duì)問題的看法總有差異，我們可以從交流中獲得不同的思路，其他人的設(shè)計(jì)一定有比你出色的地方，很好的借鑒，并在大家的商討中選擇最優(yōu)方案最終一定會(huì)得到最好的設(shè)計(jì)方法。在沒有做畢業(yè)設(shè)計(jì)以前覺得畢業(yè)設(shè)計(jì)只是對(duì)這幾年來(lái)所學(xué)知識(shí)的單純總結(jié)，但是通過這次做畢業(yè)設(shè)計(jì)發(fā)現(xiàn)自己的看法有點(diǎn)太片面。畢業(yè)設(shè)計(jì)不僅是對(duì)前面所學(xué)知識(shí)的一種檢驗(yàn)，而且也是對(duì)自己能力的一種提高。通過這次畢業(yè)設(shè)計(jì)使我明白了自己原來(lái)知識(shí)還比較欠缺。自己要學(xué)習(xí)的東西還太多。整個(gè)畢業(yè)設(shè)計(jì)過程我都認(rèn)真地完成了，對(duì)此，我總結(jié)了以下幾點(diǎn)：第一，每人單獨(dú)一個(gè)課題，杜絕了依賴他人的機(jī)會(huì)，只能依靠自己，大大加強(qiáng)了主動(dòng)性與積極性。培養(yǎng)了獨(dú)立完成課題的能力，從而提高自己的專業(yè)方面的設(shè)計(jì)能力。第二，本次課程設(shè)計(jì)加深了我對(duì)EDA技術(shù)的進(jìn)一步深入理解。熟悉了VHDL程序編寫和原理圖輸入法的優(yōu)缺點(diǎn)，為我以后更好地運(yùn)用Quartus II奠定了良好的基礎(chǔ)。第三，通過這次畢業(yè)設(shè)計(jì)，我受益頗多。了解到設(shè)計(jì)是開端，連接是關(guān)鍵，測(cè)試是必須。既鞏固了課堂上學(xué)到的理論知識(shí)，又掌握了常用集成電路芯片的使用。在此基礎(chǔ)上學(xué)習(xí)了數(shù)字系統(tǒng)設(shè)計(jì)的基本思想和方法，學(xué)會(huì)了科學(xué)地分析實(shí)際問題，通過查資料、分析資料及請(qǐng)教老師和同學(xué)等多種途徑，獨(dú)立解決問題。同時(shí)，也培養(yǎng)了我認(rèn)真嚴(yán)謹(jǐn)?shù)膽B(tài)度。 這次做論文的經(jīng)歷也會(huì)使我終身受益，我感受到做論文是要真真正正用心去做的一件事情，是真正的自己學(xué)習(xí)的過程和研究的過程，沒有學(xué)習(xí)就不可能有研究的能力，沒有自己的研究，就不會(huì)有所突破，那也就不叫論文了。希望這次的經(jīng)歷能讓我在以后學(xué)習(xí)中激勵(lì)我繼續(xù)進(jìn)步。由于水平有限，論文中可能仍有錯(cuò)誤和不足之處，敬請(qǐng)大家批評(píng)指正! 致謝 四個(gè)多月的畢業(yè)設(shè)計(jì)結(jié)束了，在此感謝在整個(gè)論文寫作過程中幫助過我的每一個(gè)人。 首先，也是最主要感謝的是我的指導(dǎo)老師。在整個(gè)過程中他給了我很大的幫助，在論文題目制定時(shí)，他首先肯定了我的題目大方向，但是同時(shí)又幫我具體分析使我最后確定基于CPLD彩燈控制器的具體實(shí)現(xiàn)方法，讓我在寫作論文時(shí)有了具體方向。在論文提綱制定時(shí)，我的思路不是很清晰，經(jīng)過老師的幫忙，讓我具體寫作時(shí)思路頓時(shí)清晰。在完成初稿后，老師認(rèn)真查看了我的文章，指出了我存在的很多問題。在此十分感謝老師的細(xì)心指導(dǎo)，才能讓我順利完成畢業(yè)論文。在四個(gè)月課題研究的日子里，師生間結(jié)下了深厚的情誼。在本課題完成之際，謹(jǐn)向我的恩師致以最衷心的感謝和最崇高的敬意!最后，衷心感謝各位評(píng)審老師！感謝您們?cè)诎倜χ袇⑴c我的論文評(píng)閱工作，謝謝! 年月 參考文獻(xiàn)[1] 范秋華，趙艷秋，[J].現(xiàn)代電子技術(shù)。2004(2)[2] 侯伯亨，顧新．VHDL硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì)[M]. 西安：西安電子科技大學(xué)，1999，5759[3] 潘松，王國(guó)棟 VHDL實(shí)用教程[M]．成都：成都電子科技大學(xué)出版社，2000，3337[4] 求是科技 VHDL應(yīng)用開發(fā)技術(shù)與工程實(shí)踐[M]. 北京 ：人民郵電出版社，2003，4656[5] 延明,[M].[6] 宋萬(wàn)杰，羅豐，[M].西安：西安電子科技大學(xué)出版社，1999,5157[7]張昌凡，龍永紅，可編程邏輯器件及VHDL設(shè)計(jì)技術(shù)[M].廣州：華南工學(xué)院出版社，2001,1719[8] 盧杰，[M].北京：科學(xué)出版社，2001,2327[9] 譚會(huì)生，[M].西安：西安電子科技大學(xué)出版社，2004. 69[10] HDL實(shí)用教程[M].成都：電子科技大學(xué)出版社，1999,3244[11] 劉明業(yè)，將敬旗，[M].北京：清華大學(xué)出版社，2001,24[12]李國(guó)麗，EDA與數(shù)字系統(tǒng)設(shè)計(jì)[M].北京：機(jī)械工業(yè)出版社，2005,1216[13]黃正瑾，在線系統(tǒng)編程技術(shù)及其應(yīng)用[M].南京：東南大學(xué)出版社，1997,1278[14] Altera Corporation[M].Alteara Digital Library [15] Xilinx Inc[M].Data Book 2001 [16] PAN Song. Application foreground of CPLD/FPGA in electron design [J].on technology apply,2002,7(2):4448.[17] Donald E. Thomas, Philip . The Verilog Hardware Description Language(Fourth Edition)[J].Kluwer Academic Publisher, 1998,8(5):8991[18] Conponation Cyclone 2 Device Handbook (All mection).CH5123,2005[19] Reliability Processing Of The Circuits In CPLD Design[J]. Shaohui Cui, Zhensheng Feng Ordnance Engineering College2006,10[20] Fundamentals of Digital Logic with VHDL Design[J]. china machine 附錄　管腳設(shè)定和元器件清單 30