【正文】 2004(2)[2] 侯伯亨，顧新．VHDL硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì)[M]. 西安：西安電子科技大學(xué)，1999，5759[3] 潘松，王國(guó)棟 VHDL實(shí)用教程[M]．成都：成都電子科技大學(xué)出版社，2000，3337[4] 求是科技 VHDL應(yīng)用開發(fā)技術(shù)與工程實(shí)踐[M]. 北京 ：人民郵電出版社，2003，4656[5] 延明,[M].[6] 宋萬(wàn)杰，羅豐，[M].西安：西安電子科技大學(xué)出版社，1999,5157[7]張昌凡，龍永紅，可編程邏輯器件及VHDL設(shè)計(jì)技術(shù)[M].廣州：華南工學(xué)院出版社，2001,1719[8] 盧杰，[M].北京：科學(xué)出版社，2001,2327[9] 譚會(huì)生，[M].西安：西安電子科技大學(xué)出版社，2004. 69[10] HDL實(shí)用教程[M].成都：電子科技大學(xué)出版社，1999,3244[11] 劉明業(yè)，將敬旗，[M].北京：清華大學(xué)出版社，2001,24[12]李國(guó)麗，EDA與數(shù)字系統(tǒng)設(shè)計(jì)[M].北京：機(jī)械工業(yè)出版社，2005,1216[13]黃正瑾，在線系統(tǒng)編程技術(shù)及其應(yīng)用[M].南京：東南大學(xué)出版社，1997,1278[14] Altera Corporation[M].Alteara Digital Library [15] Xilinx Inc[M].Data Book 2001 [16] PAN Song. Application foreground of CPLD/FPGA in electron design [J].on technology apply,2002,7(2):4448.[17] Donald E. Thomas, Philip . The Verilog Hardware Description Language(Fourth Edition)[J].Kluwer Academic Publisher, 1998,8(5):8991[18] Conponation Cyclone 2 Device Handbook (All mection).CH5123,2005[19] Reliability Processing Of The Circuits In CPLD Design[J]. Shaohui Cui, Zhensheng Feng Ordnance Engineering College2006,10[20] Fundamentals of Digital Logic with VHDL Design[J]. china machine 附錄　管腳設(shè)定和元器件清單 30。在四個(gè)月課題研究的日子里，師生間結(jié)下了深厚的情誼。在完成初稿后，老師認(rèn)真查看了我的文章，指出了我存在的很多問題。在整個(gè)過程中他給了我很大的幫助，在論文題目制定時(shí)，他首先肯定了我的題目大方向，但是同時(shí)又幫我具體分析使我最后確定基于CPLD彩燈控制器的具體實(shí)現(xiàn)方法，讓我在寫作論文時(shí)有了具體方向。由于水平有限，論文中可能仍有錯(cuò)誤和不足之處，敬請(qǐng)大家批評(píng)指正! 致謝 四個(gè)多月的畢業(yè)設(shè)計(jì)結(jié)束了，在此感謝在整個(gè)論文寫作過程中幫助過我的每一個(gè)人。 這次做論文的經(jīng)歷也會(huì)使我終身受益，我感受到做論文是要真真正正用心去做的一件事情，是真正的自己學(xué)習(xí)的過程和研究的過程，沒有學(xué)習(xí)就不可能有研究的能力，沒有自己的研究，就不會(huì)有所突破，那也就不叫論文了。在此基礎(chǔ)上學(xué)習(xí)了數(shù)字系統(tǒng)設(shè)計(jì)的基本思想和方法，學(xué)會(huì)了科學(xué)地分析實(shí)際問題，通過查資料、分析資料及請(qǐng)教老師和同學(xué)等多種途徑，獨(dú)立解決問題。了解到設(shè)計(jì)是開端，連接是關(guān)鍵，測(cè)試是必須。熟悉了VHDL程序編寫和原理圖輸入法的優(yōu)缺點(diǎn)，為我以后更好地運(yùn)用Quartus II奠定了良好的基礎(chǔ)。培養(yǎng)了獨(dú)立完成課題的能力，從而提高自己的專業(yè)方面的設(shè)計(jì)能力。自己要學(xué)習(xí)的東西還太多。畢業(yè)設(shè)計(jì)不僅是對(duì)前面所學(xué)知識(shí)的一種檢驗(yàn)，而且也是對(duì)自己能力的一種提高。在設(shè)計(jì)時(shí)和同學(xué)相互交流各自的想法也是很重要的，不同的人對(duì)問題的看法總有差異，我們可以從交流中獲得不同的思路，其他人的設(shè)計(jì)一定有比你出色的地方，很好的借鑒，并在大家的商討中選擇最優(yōu)方案最終一定會(huì)得到最好的設(shè)計(jì)方法。但是試驗(yàn)中也出現(xiàn)了一些不熟練的操作問題和一些復(fù)雜程序的不能完全理解的問題，這都需要我在平時(shí)多學(xué)習(xí)，進(jìn)一步的完善自己。應(yīng)充分利用VHDL“自頂向下”的設(shè)計(jì)優(yōu)點(diǎn)以及層次化的設(shè)計(jì)概念，層次概念對(duì)于設(shè)計(jì)復(fù)雜的數(shù)字系統(tǒng)是非常有用的，它使得我們可以從簡(jiǎn)單的單元入手，逐漸構(gòu)成龐大而復(fù)雜的系統(tǒng)。將整個(gè)系統(tǒng)根據(jù)不同的功能化分成模塊，再分別進(jìn)行設(shè)計(jì)，逐個(gè)攻破，最后再將其整合即可。畢竟畢業(yè)設(shè)計(jì)不同于以往的課程設(shè)計(jì)，電路圖和程序都要自己?jiǎn)为?dú)設(shè)計(jì)。將其接至高電平后，問題最終得以解決。布線和調(diào)試完成后，又遇到新的問題：彩燈演示時(shí)有時(shí)正常有時(shí)混亂。在電路組裝過程中，遇到的最大問題是：起初考慮不周全，管腳分布不夠合理，出現(xiàn)了許多“特長(zhǎng)線”， 不但影響布線速度，而且也會(huì)給后來的調(diào)試帶來不必要的麻煩。如撥動(dòng)清零開關(guān)，將回到初始狀態(tài)00000000并從初始狀態(tài)一直循環(huán)下去 本章小結(jié)下載與測(cè)試是本次畢業(yè)設(shè)計(jì)最后也是最重要的步驟。顯示控制模塊中實(shí)現(xiàn)的四種花型分別為：00000000100000000100000000100000000100000000100000000100000000100000000100000010000001000001000000100000010000001000000000000000000100000001100000111000001111000111110001111110111111101111111110001000110011001110111011111111這二十九種狀態(tài)依次呈現(xiàn)，花型變化快慢由CLK和OPT控制。但是如果系統(tǒng)的固有頻率很大，彩燈的閃爍速度非常快，看到的現(xiàn)象是每個(gè)花樣的八個(gè)彩燈同時(shí)被點(diǎn)亮，為了實(shí)現(xiàn)絢麗多彩的景象，必須要在程序中加一個(gè)分頻進(jìn)程。實(shí)現(xiàn)了設(shè)計(jì)與工藝無關(guān)，可移植性好，上市時(shí)間快，成本低，ASIC移植等優(yōu)點(diǎn)。但是如果系統(tǒng)的固有頻率很大，彩燈的閃爍速度非?？?，看到的現(xiàn)象是每個(gè)花樣的八個(gè)彩燈同時(shí)被點(diǎn)亮，為了實(shí)現(xiàn)絢麗多彩的景象，必須要在程序中加一個(gè)分頻進(jìn)程。各模塊VHDL程序經(jīng)過編譯優(yōu)化后，選擇合適的目標(biāo)芯片進(jìn)行綜合、管腳配置。但因本系統(tǒng)模塊較少，既可使用文本的程序設(shè)計(jì)方式，也可以使用原理圖的設(shè)計(jì)方式。 八路彩燈控制仿真波形： 八路彩燈控制仿真波形從圖中可以看出當(dāng)OPT為高電平時(shí)彩燈狀態(tài)轉(zhuǎn)換慢，為低電平時(shí)轉(zhuǎn)換要快，當(dāng)復(fù)位信號(hào)有效時(shí)，所用輸出都清零。 例化時(shí)序控制模塊 u2:output port map(clk_tmp,clr,led)。signal clk_tmp: std_logic。 led: out std_logic_vector(7 downto 0))。 ponent output is 定義元件：顯示電路port( clk: in std_logic。 clkout: out std_logic)。 clr: in std_logic。 八路彩燈輸出end cotop。 opt:in std_logic。entity cotop isport ( clk: in std_logic。 八路彩燈控制系統(tǒng)設(shè)計(jì)模塊圖 頂層模塊設(shè)計(jì)程序：library ieee。最終設(shè)計(jì)方案由一個(gè)八路彩燈花樣循環(huán)顯示控制器和一個(gè)時(shí)序控制分模塊組成。系統(tǒng)的工作原理如下：時(shí)序控制電路metronome根據(jù)輸入信號(hào)CLK， CLR ，OPT產(chǎn)生的符合一定要求的、供顯示控制電路output使用的控制時(shí)鐘信號(hào)，而顯示控制電路output則根據(jù)時(shí)序控制電路metronome輸入的控制時(shí)鐘信號(hào)，輸出四種大花型循環(huán)變化的、控制八路彩燈工作的控制信號(hào)，這些控制信號(hào)加上驅(qū)動(dòng)電路一起控制彩燈工作。根據(jù)系統(tǒng)設(shè)計(jì)要求可知，整個(gè)系統(tǒng)共有三個(gè)輸入信號(hào)：控制彩燈節(jié)奏快慢的基準(zhǔn)時(shí)鐘信號(hào)CLK,系統(tǒng)清零信號(hào)CLR ，彩燈節(jié)奏快慢選擇開關(guān)OPT；共有八個(gè)輸出信號(hào)LED[7..0]，分別用于控制八路彩燈。用VHDL進(jìn)行設(shè)計(jì) ,首先應(yīng)該了解 ,VHDL語(yǔ)言一種全方位硬件描述語(yǔ)言 ,包括系統(tǒng)行為級(jí) ,寄存?zhèn)鬏敿?jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次。仿真通過 ,即可下載到指定的 CPLD芯片里面 ,并進(jìn)行實(shí)際連線 ,進(jìn)行最后的硬件測(cè)試。并且還可以通過改變CLK的時(shí)鐘輸入信號(hào)來產(chǎn)生更多的頻率。該程序充分地說明了用 VHDL設(shè)計(jì)電路的簡(jiǎn)單易修改,即可通過適當(dāng)?shù)馗淖兂绦蛑休敵鲎兞縼砀淖儾薀舻幕ㄐ?。彩燈顯示控制電路是整個(gè)設(shè)計(jì)的核心 , 彩燈顯示控制模塊能進(jìn)行彩燈的圖案控制 ,它負(fù)責(zé)整個(gè)設(shè)計(jì)的輸出效果即各種彩燈圖案的樣式變化。3，對(duì)于頂層程序的設(shè)計(jì)，若為模塊較多的系統(tǒng)，最好使用文本的程序設(shè)計(jì)方式。： 顯示控制電路生成元器件符號(hào) 第4章　八路彩燈控制系統(tǒng)的實(shí)現(xiàn) 1，在時(shí)序控制電路metronome的設(shè)計(jì)中，利用計(jì)數(shù)器計(jì)數(shù)達(dá)到分頻值時(shí)，對(duì)計(jì)數(shù)器進(jìn)行清零，同時(shí)將輸出信號(hào)反向，這就非常簡(jiǎn)潔地實(shí)現(xiàn)了對(duì)輸入基準(zhǔn)信號(hào)的分頻。如果想改變多種花型的循環(huán)順序，只需修改部分狀態(tài)即可，本程序有很大的靈活性。139。 led=00000001。 led=00000010。 led=00000100。 led=00001000。 led=00010000。 led=00100000。 led=01000000。 led=10000000。then case state is when s0= state=s1。event and clk=39。 led=00000000。139。S4S3S2 S1 CLR S5S0S6S28S27S7 S26S8S9S25S10......S14S122S133 本段程序的作用是定義二十九花型狀態(tài)，此二十九種花型可根據(jù)個(gè)人的喜好靈活進(jìn)行調(diào)節(jié)