【正文】 全方位硬件描述語言，包括系統(tǒng)行為級，寄存器傳輸級和邏輯門級多個設(shè)計層次。利用VHDL的“自頂向下”的設(shè)計優(yōu)點以及層次化的設(shè)計概念，層次概念對于設(shè)計復雜的數(shù)字系統(tǒng)是十分有效地方法，它讓我們可以將復雜的單元轉(zhuǎn)變成簡單的單元，從而逐漸構(gòu)成龐大而復雜的集成系統(tǒng)。通過使用EDA編程既方便有快捷的實現(xiàn)了程序本次設(shè)計的程序已經(jīng)在硬件系統(tǒng)上得到了驗證 。實驗表明 ,此設(shè)計方法能夠滿足多種不同花樣彩燈的變化要求 ,并且該方法便于擴展不同變化模式的彩燈花樣。但是試驗中也出現(xiàn)了一些不熟練的操作問題和一些復雜程序的不能完全理解都需要我在平時多學習，進一步的完善自己。在做畢業(yè)設(shè)計的中經(jīng)常會遇到一些自己可能暫時無法想明白的問題，請教同學或老師是很好的做法，節(jié)省時間也會從別人上上學到更多。在設(shè)計時和同學相互交流各自的想法也是很重要的，不同的人對問題的看法總有差異，我們可以從交流中獲得不同的思路與靈感。本次畢業(yè)設(shè)計加深了我對ＥＤＡ技術(shù)的進一步深入理解。熟悉了ＶＨＤＬ程序編寫和原理圖輸入法的優(yōu)缺點，為我以后更好地運用MAX+Plus II奠定了良好的基礎(chǔ)。通過這次課程設(shè)計，使我受益頗多，腳踏實地，認真嚴謹，實事求是的學習態(tài)度，不怕困難、堅持不懈、吃苦耐勞的精神是我在這次畢業(yè)設(shè)計中最大的收益。在此基礎(chǔ)上我學習了數(shù)字系統(tǒng)設(shè)計的基本思想和方法，學會了科學地分析實際問題，通過查資料、分析資料及請教老師和同學等多種途徑，獨立解決問題。同時，也培養(yǎng)了我認真嚴謹?shù)膽B(tài)度。 參考文獻 [1] 譚會生、瞿遂春著，EDA技術(shù)綜合應用實例與分析，西安電子科技大學出版社2004。Tan Huisheng, QuSuiChun, EDA technology prehensive application example and analysis of xi 39。an university of electronic science and technology press, 2004. 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Digital system based on Quartus Ⅱ Verilog HDL design example explanation, Beijing: electronic industry press, 2010.致 謝時光流水匆匆，轉(zhuǎn)眼便是大學畢業(yè)時節(jié)，春夢秋云，斗轉(zhuǎn)星移，聚散無常。畢業(yè)日期已日趨臨近，很多熟悉的形影也許就將從身邊永遠地失落了。每年的這個時候，校園總難掩物是人非的感傷。畢業(yè)論文的完成也隨之進入了尾聲。從當初選入設(shè)計課題到畢業(yè)論文的順利完成，一直都離不開老師、同學、朋友給我熱情的幫助，在這里請接受我誠摯的謝意!回想著我在學校的四年學習生活，有太多的感觸與話語想要傾訴，四年青春歲月改變了我太多的想法與思索。我深知人生的學習道路有許多的坎坷，并不是一條通往光明之路，有痛苦，有傷心，有無助，也有面對一切所不能忍受的，這就是生活。月有陰陽圓缺，可大學生活學習中確實有許多美好的事物值得我們?nèi)プ非笈c探索，有些時候你不會看到它的本身色彩的魅力，但如果你能用另一種方式去感受時，也許會發(fā)現(xiàn)這正是你所需要的那種生活方式。放棄學習是一種痛苦，你放棄了它，學習也就放棄了你，人生貴在的是學習，會學習才會有幸福，在學習生活中如果你感受的多了，那你才會感受到學習生活中的美好，你才會知道你在前世所選擇的學習之路是今生的最正確的人生路。 感謝和我共度四年美好大學生活的2009級的電子信息工程專業(yè)的各位同學們，與他們的交流使我受益頗多。最后要感謝的是我的家人以及朋友對我的理解、支持、鼓勵和幫助，正是因為有了他們，我所做的一切才更加有意義。也正是因為有了他們，我才有了追求進步的勇氣和信心。 在此更要感謝指導我畢業(yè)設(shè)計的老師，在您細心指導和真誠關(guān)懷下，我順利的完成了此次畢業(yè)論文。在我的學業(yè)和論文的設(shè)計過程中無不傾注著老師辛勤的勞作和汗水。老師和藹可親的教誨、嚴謹求實的治學態(tài)度讓我深受感動與啟迪。在尊敬的老師身上，我不僅學到了扎實的專業(yè)基礎(chǔ)知識，也學到了為人處世的道理。在此我要向我的導師致以最衷心的感謝和深深的敬意。 附 錄頻率發(fā)生器源程序清單該模塊 VHDL 程序如下：library ieee。use 。use 。entity pinlv is 頻率產(chǎn)生器port ( clk: in std_logic。 傳入分頻器頻率chose_key : in std_logic。 頻率選擇信號clkout : out std_logic)。輸出頻率頻率end entity pinlv。architecture one of pinlv issignal t: std_logic。signal cllk: std_logic。beginf1: process(clk,chose_key,t,cllk) 將clk 時鐘二分頻， 秒的慢頻率beginif clk39。event and clk = 39。139。then t = not t。end if。if chose_key=39。139。 thencllk=clk。elsecllk=t。end if。clkout=cllk。end process。end。地址碼產(chǎn)生器源程序清單該模塊VHDL 程序如下：library ieee。use 。use 。entity dzmcsq is 地址碼產(chǎn)生器。port ( clkout: in std_logic。 頻率脈沖信號，由頻率產(chǎn)生器傳入 clr:in std_logic。 chose_key: out std_logic。頻率選擇信號，送頻率產(chǎn)生器 dout : out integer range 0 to 272)。 地址碼輸出，16種花型運行一次272次end entity dzmcsq。architecture one of dzmcsq issignal count: integer range 0 to 272。signal t: std_logic。beginP1: process(clkout,clr) 產(chǎn)生地址碼beginif clr=39。139。thencount=0。elsif count=272 then count = 0。 t = 39。139。 16 種花型運行一次共272 次elsif clkout39。event and clkout=39。139。 then count = count + 1。 t = 39。039。end if。end process。P2:process( t ) 將t 信號進行二分頻，產(chǎn)生頻率選擇信號chose_key值variable count1 : std_logic。beginif t39。event and t = 39。139。then count1 :=not count1。end if。if count1 = 39。139。 then chose_key= 39。139。elsechose_key= 39。039。end if。end process。dout = count。end。 編碼發(fā)生器源程序清單該模塊 VHDL 程序如下：library ieee。use 。use 。entity bmfsq isport ( dout: in integer range 0 to 272。qout : out std_logic_vector(31 downto 0))。 輸出32 位狀態(tài)編碼end entity bmfsq。architecture one of bmfsq isbeginprocess(dout)begincase dout isWhen 0 = qout = 00000000000000000000000000000000。 S1when 1 = qout = 00000000000000000000000000001111。when