【正文】 框左欄選擇I/O項(xiàng)下的ALTPLL，選擇Cyclone 器件和VHDL語言方式，輸入設(shè)計(jì)文件存放的路徑和文件名，如F:\H\VGA_CTL\；單擊Next，在彈出的窗口中設(shè)置參考時(shí)鐘頻率inclk0為50MHz，注意，這個(gè)時(shí)鐘頻率不能低于16MHz；單擊Next，進(jìn)入選擇控制信號(hào)，這里僅僅是要達(dá)到時(shí)鐘的倍頻就可以了，為了簡便，取消這些勾選框，消去所有控制信號(hào)；再單擊Next，進(jìn)入輸出的選擇端口，在窗口中選中Use this clock,即選擇另一個(gè)時(shí)鐘端c0，選擇第一個(gè)輸出時(shí)鐘信號(hào)c0的輸出頻率為25MHz，再下面的選項(xiàng)就會(huì)自動(dòng)顯示出這個(gè)輸入輸出的比率，默認(rèn)下面對(duì)該輸出時(shí)鐘進(jìn)行占空比進(jìn)行設(shè)置，保持默認(rèn)即可。接下來是對(duì)第二個(gè)輸出進(jìn)行設(shè)置，跟c0的設(shè)置一樣，把c1的輸出設(shè)置為50MHz即可。接下來保持默認(rèn)，最后勾選要輸出的幾種文件直到完成即可。至此，PLL50鎖相環(huán)定制完成了，這個(gè)設(shè)置輸出的符號(hào)元件在原理圖頂層調(diào)用時(shí)可用通過雙擊，在彈出的symbol選擇框中的Project展開項(xiàng)中看到，單擊它可看到它的封裝元件圖像，雙擊則代表選擇。其符號(hào)元件如圖32所示。圖32 PLL鎖相環(huán)符號(hào)元件圖像對(duì)它的仿真通過New 選擇Vector Wavefome File 來新建一個(gè)波形仿真文件，在Edit End Tim中設(shè)置最后的仿真結(jié)束時(shí)間，然后Save AS保存。然后選擇View –Utility Windows Node Finder，在彈出的對(duì)話框中選擇要仿真的輸入輸出引腳，通過相應(yīng)的設(shè)置，然后保存即可，此處的inclk0設(shè)置為50ns。保存然后再執(zhí)行Processing Start Simulation開始仿真。仿真結(jié)果如圖33所示。圖33 PLL鎖相環(huán)的仿真結(jié)果通過對(duì)仿真結(jié)果的分析可知，輸入的時(shí)鐘inclk0的周期T為50ns,而輸出有一段延時(shí)，但輸出穩(wěn)定，仿真結(jié)果顯示c0的周期為40ns（25M），而c1的輸出為20ns(50M),滿足對(duì)PLL50的定制要求。 彩條信號(hào)發(fā)生器設(shè)計(jì)對(duì)彩條信號(hào)發(fā)生器的設(shè)計(jì)，由于沒有其他特別的復(fù)雜操作，不需要用到許多小功能進(jìn)程來總體實(shí)現(xiàn)，而僅僅是幾個(gè)引腳的時(shí)序關(guān)系。在此，可以直接通過描述這幾個(gè)信號(hào)端口相互之間的時(shí)序邏輯關(guān)系，利用VHDL程序來實(shí)現(xiàn)，其設(shè)計(jì)的分析與VHDL設(shè)計(jì)程序?qū)崿F(xiàn)分別如下：對(duì)這個(gè)發(fā)生器的引腳設(shè)置為（clk，md，hs，vs，r，g，b）其中，clk接時(shí)鐘25MH接彩條模式選擇，md接彩條模式選擇，hs,vs,r,g,b 作為VGA信號(hào)的輸出。因?yàn)闀r(shí)序要符合VGA的時(shí)序標(biāo)準(zhǔn),根據(jù)第二章的時(shí)序控制表格的要求一樣，行掃描800個(gè)像素點(diǎn)，640個(gè)有效像素，640+8+8到640+8+8+96這期間是行消隱，而場(chǎng)掃描要掃描525行，480行有效顯示行，480+8+2到480+8+2+2這期間是場(chǎng)消隱。對(duì)彩條信號(hào)發(fā)生器模塊直接通過VHDL語言描述如下：library ieee。use 。use 。 庫聲明entity color is 實(shí)體port ( clk : in std_logic。md : in std_logic。hs,vs,r,g,b : out std_logic)。end color。architecture ONE of color is 結(jié)構(gòu)體signal hs1,vs1 : std_logic。 信號(hào)量說明signal mmd : std_logic_vector(1 downto 0)。signal cc,ll,ht,vt : std_logic_vector(9 downto 0)。signal rgbx,rgby,rgbp,rgb : std_logic_vector(3 downto 1)。beginprocess (md) 模式選擇進(jìn)程 begin if md 39。event and md = 39。039。 thenif mmd = 10 then mmd =00。 else mmd = mmd + 1。 end if。 end if。end process。process(mmd)begin if mmd = 00 then rgbp = rgbx。 elsif mmd =01 then rgbp = rgby。 elsif mmd =10 then rgbp = rgbx xor rgby。 else rgbp = 000。 end if。end process。process(clk) 橫掃描范圍800像素點(diǎn)控制進(jìn)程begin if (rising_edge(clk)) then if(ht 800) then ht = ht + 1。 else ht = (others = 39。039。)。 end if。end if。end process。process(clk) 豎掃描范圍525行控制進(jìn)程 beginif (rising_edge(clk)) then if (ht = 640+8 ) then if(vt 525) then vt = vt + 1。 else vt = (others = 39。039。)。 end if。 end if。end if。end process。ll = ht。 cc = vt。process(clk) begin 行消隱控制進(jìn)程if (rising_edge(clk)) thenif((ht= 640+8+8) and (ht640+8+8+96 )) then hs1 = 39。039。 else hs1 = 39。139。 end if。 end if。end process。process(vt) begin 場(chǎng)消隱控制進(jìn)程 if ((vt = 480+8+2) and (vt 480+8+2+2)) then vs1 = 39。039。 else vs1 = 39。139。 end if。end process。process(ll,cc) 橫彩條豎彩條控制進(jìn)程 begin if ll 80 then rgbx = 001。 elsif ll 160 then rgbx = 010。 elsif ll 240 then rgbx = 011。 elsif ll 320 then rgbx = 100。 elsif ll 400 then rgbx = 101。 elsif ll 480 then rgbx = 110。 elsif ll 560 then rgbx = 111。 else rgbx = 000。 end if。 if cc 60 then rgby = 001。 elsif cc 120 then rgby = 010。 elsif cc 180 then rgby = 011。 elsif cc 240 then rgby = 100。 elsif cc 300 then rgby = 101。 elsif cc 360 then rgby = 110。 elsif cc 420 then rgby = 111。 else rgby = 000。 end if。end process。rgb(1) = (rgbp(1) xor md) and hs1 and vs1。 彩條信號(hào)輸出控制邏輯rgb(2) = (rgbp(2) xor md) and hs1 and vs1。rgb(3) = (rgbp(3) xor md) and hs1 and vs1。hs =hs1。 vs = vs1。 r = rgb(1)。 g = rgb(2)。 b = rgb(3)。end ONE。在所設(shè)計(jì)的描述語言程序中，為每個(gè)進(jìn)程的功能都做了相應(yīng)的標(biāo)注。彩條控制進(jìn)程描述了對(duì)彩條寬度高度的限制，它指定了在哪一區(qū)域輸出什么顏色，而顏色的最終輸出則通過時(shí)序和輸出控制邏輯來實(shí)現(xiàn)。對(duì)該模塊的仿真跟對(duì)PLL鎖相環(huán)模塊的仿真步驟一樣設(shè)置好結(jié)束時(shí)間和相應(yīng)選擇模式后再對(duì)其進(jìn)行仿真，仿真結(jié)果如圖34所示。圖34 彩條信號(hào)發(fā)生器的仿真結(jié)果從仿真結(jié)果來看，，滿足工業(yè)標(biāo)準(zhǔn)；RGB顏色也可以輸出，場(chǎng)頻為0后，顏色輸出也為0；彩條模式選擇按下后，顯示的數(shù)據(jù)也改變了。這里得說明的是在豎彩條橫彩條控制進(jìn)程中，這些數(shù)據(jù)的改變僅僅是改變相應(yīng)彩條的寬度，其中000代表黑，111代表白。由結(jié)果可知，在時(shí)鐘驅(qū)動(dòng)下，RGB顏色數(shù)據(jù)能夠正常顯示。 ROM信息讀取顯示控制器設(shè)計(jì)對(duì)ROM信息讀取顯示控制器的設(shè)計(jì)，這里就涉及到其工作頻率、時(shí)序控制、ROM的產(chǎn)生、怎樣初始化ROM、怎樣來實(shí)現(xiàn)對(duì)ROM的讀寫等許多問題，對(duì)其具體的解決過程如下：要把50MHz轉(zhuǎn)換成符合工業(yè)標(biāo)準(zhǔn)的工作頻率，就需要將輸入時(shí)鐘二分頻；控制時(shí)序，則可以利用上一個(gè)設(shè)計(jì)的時(shí)序控制；另外，就是需要生成一個(gè)ROM，還有就是將信息寫入ROM的一個(gè)初始化的問題。ROM信息讀取控制器的設(shè)計(jì)框圖如圖35所示。圖35 ROM信息讀取控制設(shè)計(jì)框圖時(shí)序控制部分的進(jìn)程，可以用前面設(shè)計(jì)的進(jìn)程來直接實(shí)現(xiàn)，定制ROM的過程以及怎樣對(duì)生成的ROM進(jìn)行地址尋址。具體實(shí)現(xiàn)如下：MIF文件是MapInfo通用數(shù)據(jù)交換格式，這種格式是ASCⅡ碼，可以編輯，容易生成，且可以工作在MapInfo支持的所有平臺(tái)上。它將MapInfo數(shù)據(jù)保存在兩個(gè)文件中：，而文本（屬性）。：文件頭區(qū)域和數(shù)據(jù)節(jié)，文件頭中保存了如何創(chuàng)建MapInfo表的信息，數(shù)據(jù)節(jié)中則是所有圖形對(duì)象的定義。在MapInfo中對(duì)應(yīng)的圖形對(duì)象分別為點(diǎn) （point）、直線 （line）、折線 （polyline）、圓弧 （arc） 和區(qū)域 （region）等。在本設(shè)計(jì)里用到的僅是點(diǎn)格式的數(shù)據(jù)，點(diǎn)格式的編寫僅僅是它的十進(jìn)制顏色編碼。.MIF文件的編寫，這里是通過Quartus II來實(shí)現(xiàn)的。Quartus II能接受的LPM_ROM模塊中的初始化數(shù)據(jù)文件的格式有兩種：Memory Initialization File (.mif)格式和Hexadecimal (Intel – Format) File(.hex)格式。Quartus II本身就可以編輯mif文件，即在File菜單中選擇New，并在New窗口中選擇Other files頁，再選擇Memory Initialization File 項(xiàng)，單擊OK按鈕后產(chǎn)生ROM數(shù)據(jù)文件大小選擇窗口。在此處的ROM數(shù)據(jù)數(shù)Number 為65536，數(shù)據(jù)寬 Word size取1位。單擊OK按鈕，表格中的數(shù)據(jù)格式可通過鼠標(biāo)右鍵單擊窗口邊緣的地址數(shù)據(jù)彈出的窗口選擇。將數(shù)據(jù)填入表中后，在File菜單中單擊Save as按鈕，保存此數(shù)據(jù)文件，在這里取名為HALIGONG .mif。還可以使用別的編輯器來設(shè)計(jì)MIF文件，其格式為地址和數(shù)據(jù)都為十六進(jìn)制，冒號(hào)左邊是地址值，右邊是對(duì)應(yīng)的數(shù)據(jù)，并以分號(hào)結(jié)尾；也可以用C語言程序來生成，最后在DOS下執(zhí)行相應(yīng)的命令(如romgen HALIGONG .mif)，；此外，也可以用MATLAB和DSP Builder生成此文件。64K容量的LPM_ROM的生成，首先，在Toos菜單中選擇，打開MegaWizard PlugIn Manager初始對(duì)話框，選擇Create a new custom…項(xiàng)，即定制一個(gè)新的模塊。單擊Next按鈕，在左欄選擇Storage項(xiàng)下的LPM_ROM，再選擇Cyclone器件和VHDL語言方式，最后輸入ROM文件存放的路徑和文件名，單擊Next,在接下來的界面的How wide should the ‘q’ output bus be?項(xiàng)選擇1，How many 1bit word of memory？項(xiàng)選擇65536，單擊Next，勾選‘q’ output port；單擊Next，在“Do you want to specify the initial content of the memory?”項(xiàng)下選擇“Yes，use this file for the memory content data”項(xiàng)，并按Browse鈕，選擇指定路徑上的文件HALIGONG .mif；然后單擊Next，保持默認(rèn)，直至Finish。至此64KROM便定制生成了。要看所生成的ROM的VHDL描述，可以通過Open來打開HALIGONG .VHD來看到對(duì)它的描述。由于該模塊中也要用到上面模塊設(shè)計(jì)重復(fù)的部分，在此不再寫出，以下是對(duì)不同部分的VHDL描述：進(jìn)程1：process(clock0)begin 二分頻進(jìn)程