【導(dǎo)讀】本課題主要任務(wù)是設(shè)計(jì)基于FPGA的LCD控制器，兼顧好程序的易用性，以方便之后模塊的移植和應(yīng)用。本課題的設(shè)計(jì)采用了帶ST7920驅(qū)動的12864-12液晶模塊，并使用Altera公司的cycloneII系列的。EP2C5T144C8來作為核心的控制器?？刂破鞑糠植捎肰HDL語言編寫，主體程序采用了狀態(tài)機(jī)作為主要控制方。最后實(shí)現(xiàn)使用FPGA在LCD上的任意位置顯示任意的16*16像素的中文字符以及16*8的英文字符，另外要。能根據(jù)輸入數(shù)據(jù)的變化同步變化LCD上顯示的內(nèi)容。該課題的研究將有助于采用FPGA的系列產(chǎn)品的開發(fā)，特別是需要用到LCD的產(chǎn)品的開發(fā)。之間的交互性，為行業(yè)和我們的生活帶來新的變化。

　　

【正文】 較高的信號處理芯片。而普通的單片機(jī)的處理速度已經(jīng)不能滿足系統(tǒng)要求，因此必須采用以 DSP、 FPGA或 CPLD為核心的處理器。同時(shí)，由于我們對 DSP不太熟悉，若采用 DSP可能會加大編程和調(diào)試難度，延長研發(fā)周期，故也不采用該芯片；同時(shí)系統(tǒng)中對脈沖統(tǒng)計(jì)的部分需要用到 RAM， CPLD沒有自帶的 RAM模塊，對外部的 RAM操作處理起來相當(dāng)麻煩，而 FPGA采用 VHDL語言和圖形輸入， DSPBuilder等混合編程方式，又有自帶的 RAM模塊，操作比較靈活。因此，本系統(tǒng)擬采用 FPGA中CycloneII芯片 EP2C5T144C8實(shí)現(xiàn)。 本設(shè)計(jì)的器件基礎(chǔ)是 FPGA(Field Programmable Gate Array)現(xiàn)場可編程門陣列，與PLD(Programmable Logic Device)可編程邏輯器件統(tǒng)稱為 PLD/FPGA，兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同，能完成任何數(shù)字器件的功能。上至高性能 CPU,下至簡單的 74電路，都可以用 PLD/FPGA來實(shí)現(xiàn)。 PLD/FPGA如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入法，或是硬件描述語言自由的設(shè)計(jì)一個數(shù)字系統(tǒng)。通過軟件仿真，我們 可以事先驗(yàn)證設(shè)計(jì)的正確性。在 PCB完成以后，還可以利用 PLD/FPGA的在線修改能力，隨時(shí)修改設(shè)計(jì)而不必改動硬件電路。使用 PLD/FPGA來開發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減少PCB面積，提高系統(tǒng)的可靠性。 PLD的這些優(yōu)點(diǎn)使得 PLD技術(shù)在 90年代以后得到飛速的發(fā)展，同時(shí)也大大推動了 EDA軟件和硬件描述語言 (HDL)的進(jìn)步。 它們是在 PAL、 GAL等邏輯器件的基礎(chǔ)之上發(fā)展起來的，同以往的 PAL、 GAL等相比較，F(xiàn)PGA／ CPLD的規(guī)模比較大，它可以替代幾十甚至幾千塊通用 IC芯片。這樣的 FPGA／ CPLD實(shí)際上就是一個子系統(tǒng)部件。這種芯片受到世界范圍內(nèi)電子工程設(shè)計(jì)人員的廣泛關(guān)注和普遍歡迎。經(jīng)過了十幾年的發(fā)展，許多公司都開發(fā)出了多種可編程邏輯器件。比較典型的就是Xilinx公司的 FPGA器件系列和 Altera公司的 CPLD器件系列，它們開發(fā)較早，占用了較大的PLD市場。通常來說，在歐洲用 Xilinx的人多，在日本和亞太地區(qū)用 ALTERA的人多，在美國則是平分秋色。全球 PLD/FPGA產(chǎn)品 60%以上是由 Altera和 Xilinx提供的。可以講 Altera和Xilinx共同決定了 PLD技術(shù)的發(fā)展方向。當(dāng)然還有許多 其它類型器件，如： Lattice， Vantis，Actel， Quicklogic， Lucent等。 FPGA的設(shè)計(jì)流程 FPGA開發(fā)采用的是一種高層次設(shè)計(jì)方法，這是一種“自頂向下”的方法，適應(yīng)了當(dāng)今芯片開發(fā)的復(fù)雜程度的提高、上市時(shí)間緊迫的特點(diǎn)。 這種設(shè)計(jì)方法首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能方框的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級進(jìn)行仿真、糾錯，并用硬件描述語言對高層次的系統(tǒng)進(jìn)行描述，在系統(tǒng)一級（層）進(jìn)行驗(yàn)證。然后用綜合優(yōu)化工具生成具體門電路的網(wǎng)表，其對應(yīng)的物理實(shí)現(xiàn)級（層）可以是印刷電路板或?qū)Ｓ眉?電路。由于設(shè)計(jì)的主要仿真和調(diào)試過程是在高層次上完成的，這不僅有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯誤，避免設(shè)計(jì)工作的浪費(fèi)，而且也減少了邏輯功能仿真的工作量， 基于 FPGA的 LCD控制器設(shè)計(jì) 20 提高了設(shè)計(jì)的一次成功率、 其具體步驟如下： 按照“自頂向下”的設(shè)計(jì)方法進(jìn)行系統(tǒng)劃分。 1) 輸入 VHDL/Verilog HDL 代碼。這是高層次設(shè)計(jì)中最為普遍的輸入方式，用任何文本編輯器都可用，但通常在專用的 HDL 編輯環(huán)境中進(jìn)行，因?yàn)閷I(yè)的集成開發(fā)環(huán)境通常提供各種結(jié)構(gòu)模版，并且可以自定義各種要素的色彩顯示，提高可讀性。提高輸入效率。此外，還可以采用圖形輸入方式，這種輸入 防式具有直觀、容易理解的優(yōu)點(diǎn)。 2) 將以上的設(shè)計(jì)輸入編譯成標(biāo)準(zhǔn)的 VHDL/Verilog HDL，然后將文件調(diào)入 HDL 仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確。對于大型設(shè)計(jì)，進(jìn)行代碼級的功能仿真主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性，因?yàn)閷τ诖笮驮O(shè)計(jì)，綜合、試配要花費(fèi)數(shù)小時(shí)，在綜合前對源代碼仿真，就可以大大減少設(shè)計(jì)重復(fù)的次數(shù)和時(shí)間。一般情況下，這一仿真步驟由 EDA工具自動進(jìn)行。 3) 利用綜合器對源代碼進(jìn)行綜合優(yōu)化處理，生成門級描述的網(wǎng)表文件，即將源文件調(diào)入邏輯綜合軟件進(jìn)行邏輯分析處理。也就是說將高層次描述（行為或數(shù)據(jù)流級 描述）轉(zhuǎn)換成低層次的網(wǎng)表輸出（寄存器與門級描述）。邏輯綜合軟件會生成 EDIF（ Electronic Design Interchange Format）格式的 EDA工業(yè)標(biāo)準(zhǔn)文件。這是將高層次描述轉(zhuǎn)換為硬件電路的關(guān)鍵步驟，所以說這步在 PLD開發(fā)過程中最為關(guān)鍵。影響綜合質(zhì)量的因素有兩個，即代碼質(zhì)量和綜合軟件性能。 4) 如果整個設(shè)計(jì)超出器件的宏單元或 I/O 單元資源，可以將設(shè)計(jì)劃分到多片同系列的器件中。利用適配器將綜合后的網(wǎng)表文件針對某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。適 配完成后，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果：試配報(bào)告，包括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程描述情況等；適配后的仿真模型；器件編程文件。根據(jù)適配后的仿真模型，可以進(jìn)行適配后的時(shí)序仿真。因?yàn)椴煌骷⒉煌季植季€，給延時(shí)造成的影響不同，所以對系統(tǒng)進(jìn)行時(shí)序仿真、檢驗(yàn)設(shè)計(jì)性能、消除競爭冒險(xiǎn)是必不可少的步驟。由于已經(jīng)得到器件的實(shí)際硬件特性，所以仿真結(jié)果能比較精確地預(yù)期未來芯片的實(shí)際性能。如果仿真結(jié)果達(dá)不到設(shè)計(jì)要求，就需要修改源代碼或選擇不用速度品質(zhì)的器件，直至滿足設(shè)計(jì)要求。 5) 將適配器產(chǎn)生的期間編程文件通過編程器或下載電纜載入到目 標(biāo)芯片 FPGA 中。如 基于 FPGA的 LCD控制器設(shè)計(jì) 21 果選用 Altera 公司 FPGA 器件作為目標(biāo)器件，上述過程可以再 Altera 公司提供的MAX+Plus II 或 Quartus II 集成開發(fā)環(huán)境中完成，但如果選用專用的 EDA綜合工具作為補(bǔ)充，完成邏輯優(yōu)化與綜合，設(shè)計(jì)質(zhì)量會更好。第三方綜合軟件的主要功能就是對 HDL語言的源文件進(jìn)行邏輯綜合，生成 .edf 的 EDA工業(yè)標(biāo)準(zhǔn)文件，然后在 PLD廠家提供的開發(fā)軟件中調(diào)入 .edf 文件，進(jìn)行編譯、仿真、器件編程等過程，最終完成整個設(shè)計(jì)。 基于 FPGA的 LCD控制器設(shè)計(jì) 22 第 4章 總體 系統(tǒng)設(shè)計(jì)及 資源 系統(tǒng)設(shè)計(jì)要求 根據(jù)本系 統(tǒng)設(shè)計(jì)要求， 使用 VHDL語言，利用 Altera提供的 FPGA/CPLD開發(fā)集成環(huán)境QuartusⅡ調(diào)試開發(fā)。 要求能夠方便地使用所開發(fā)的 LCD控制模塊，在 LCD屏幕上的任意位置顯示任意的中文以及英文字符，同時(shí)可以根據(jù)輸入的動態(tài)數(shù)據(jù)進(jìn)行動態(tài)輸出，另外在圖片顯示模式下可以直接將取模后的圖片顯示在 LCD上 。 系統(tǒng)設(shè)計(jì)總體框圖 系統(tǒng)設(shè)計(jì)總體框圖如圖 ， 在系統(tǒng)上電后， FPGA將首先對系統(tǒng)進(jìn)行初始化操作，在初始化操作中最重要的是寄存器的復(fù)位，顯示開關(guān)的控制，功能設(shè)置以及對顯示屏幕進(jìn)行清屏。之后通過顯示控制模塊對 LCD進(jìn)行顯示的控制。顯示控制模塊主要負(fù)責(zé)在 LCD顯示多行字符時(shí)進(jìn)行換行操作，在用戶指定數(shù)據(jù)在屏幕的指定顯示位置時(shí)設(shè)置該位置所對應(yīng)的RAM的值，以及在圖像顯示時(shí)進(jìn)行的 ROM地址重映射算法，和對 LCD顯示區(qū)對應(yīng) RAM進(jìn)行的寫入操作。其中的數(shù)據(jù)分別來自中英文字符模塊，動態(tài)數(shù)據(jù)模塊，以及圖像數(shù)據(jù)模塊。 對此模塊的設(shè)計(jì)，主體結(jié)構(gòu)以狀態(tài)機(jī)來實(shí)現(xiàn)。 圖 系統(tǒng)設(shè)計(jì)總體框圖 系統(tǒng)開發(fā)選用資源 液晶模塊選用 本設(shè)計(jì)選用了帶 ST7920驅(qū)動的 LCD1286412模塊來進(jìn)行設(shè)計(jì)和調(diào)試。該模塊自帶字庫。 基于 FPGA的 LCD控制器設(shè)計(jì) 23 其中， 1286412漢字圖形點(diǎn)陣液晶顯示模塊，可顯示漢字及圖形，內(nèi)置 8192個中文漢字（ 16X16點(diǎn)陣）， 128個字符（ 8X16點(diǎn)陣）幾 64X256點(diǎn)陣顯示 RAM(GDRAM)。 主要技術(shù)參數(shù)和顯示特性： 電源： VDD ~+（內(nèi)置升壓電路，無需負(fù)壓） 顯示內(nèi)容： 128 X 64行 顯示顏色：黃綠 顯示角度： 6： 00種直視 LCD類型： STN 與 MCU接口： 8位或 4位并行 /3位串行 配置 LED背光 外形尺寸 外觀尺寸： 93 70 視域尺寸： 72 40mm 圖 外觀尺寸圖 外形尺寸 表 外形尺寸表 基于 FPGA的 LCD控制器設(shè)計(jì) 24 模塊引腳說明 表 模塊引腳 邏輯工作電壓（ VDD）： ~ 電源地（ GND）： 0V 工作溫度（ Ta）： 0~+50℃（常溫） / 20~70℃（寬溫） 接口 時(shí)序 模塊有并行和串行兩種連接方法（時(shí)序如下）： a) 8位并行連接時(shí)序圖 基于 FPGA的 LCD控制器設(shè)計(jì) 25 圖 MPU寫資料到模塊 圖 MPU從模塊讀出資料 b) 串行連接時(shí)序圖 圖 串行時(shí)序圖 基于 FPGA的 LCD控制器設(shè)計(jì) 26 表 時(shí)鐘周期表 串行數(shù)據(jù)傳送共分三個字節(jié)完成： 第一字節(jié)：串口控制 —— 格式 11111ABC A為數(shù)據(jù)傳送方向控制： H表示數(shù)據(jù)從 LCD到 MCU， L表示數(shù)據(jù)從 MCU到 LCD。 B為數(shù)據(jù)類型選擇： H表示數(shù)據(jù)室顯示數(shù)據(jù)， L表示數(shù)據(jù)室控制指令 C固定為 0 第二字節(jié)：（并行） 8位數(shù)據(jù)的高 4位 —— 格式 DDDD0000 第三字節(jié)：（并行） 8位數(shù)據(jù)的低 4位 —— 格式 DDDD0000 串行接口時(shí)序參數(shù)：（測試條件： T=25℃ VDD=） 用戶指令集 指令表 1：（ RE=0：基本指令集） 基于 FPGA的 LCD控制器設(shè)計(jì) 27 表 基本指令表 指令表 2：（ RE=1：擴(kuò)充指令集） 表 擴(kuò)充指令表 基于 FPGA的 LCD控制器設(shè)計(jì) 28 備注： 當(dāng)模塊在接受指令前，微處理器必須先確認(rèn)內(nèi)部處于非忙碌狀態(tài)，即讀取 BF標(biāo)志時(shí) BF需為 0，方可接受新的指令；如果在送出一個指令前并不檢查 BF標(biāo)志，那么在前一個指令和這個指令中間必須延遲一段較長時(shí)間，即是等待前一個指令確實(shí)執(zhí)行完成，指令執(zhí)行的 時(shí)間參考指令表中的個別指令說明。 “ RE”為基本指令集與擴(kuò)充指令集的選擇控制元，當(dāng)變更“ RE”位元后，往后的指令集將維持在最后的狀態(tài)，除非再次變更“ RE”位元，否則使用相同指令集時(shí)，不需每次重設(shè)“ RE”位元。 FPGA的選擇 選用了 Altera公司的 Cyclone II系列的 FPGA。它 采用全銅層、低 K值、 SRAM工藝設(shè)計(jì)，裸片尺寸被盡可能最小的優(yōu)化。采用 300毫米晶圓，以 TSMC成功的 90nm工藝技術(shù)為基礎(chǔ)， Cyclone II器件提供了 4,608到 68,416個邏輯單元 (LE)，包括嵌入式 18*18位 乘法器、專用外部存儲器接口電路、 4kbit嵌入式存儲器塊、鎖相環(huán) (PLL)和高速差分 I/O能力 。 核心 FPGA型號為 EP2C5T144C8，它具有 4608個邏輯單元， 119kbits 內(nèi)部 RAM， 13個內(nèi)嵌 18*18位硬件乘法器， 144個引腳。從資源數(shù)量、類型和引腳數(shù)量已經(jīng)符合本設(shè)計(jì)的各項(xiàng)要求。其芯片引腳如圖 31所示，下載 /編程接口電路圖如圖 ，內(nèi)核電壓和 IO口電壓分別由 。 表 EP2C5T144C8資源 FPGA 系列 EP2C5 邏輯單元 (大約每個 LE上有 50個門 ) 4,608 M4K RAM 塊 (4 Kbits+奇偶 ) 26 總的 RAM KBits 119 乘法器 13 基于 FPGA的 LCD控制器設(shè)計(jì) 29 I O / A S D O1I O / n C S O2I O / C R C _ E r r3I O / C L K U S R4V C C I O 15G N D6I O / V R E F B 1 N 07I O / D P C L K 08I O9T D O1 0T M S1 1T C K1 2T D I1 3D A T A 01 4D C L K1 5n C E1 6C L K 01 7C L K 11 8G N D1 9n C O N F I G2 0C L K 22 1C L K 32 2V C C I O 12 3I O / D P C L K 12 4I O2 5I O2 6I O2 7I O / V R E F B 1 N 12 8V C C I O 12 9I O3 0I O / P L L 1 _ O U T p3 1I O / P L L 1 _ O U T n3 2G N D3 3G N D _ P L L 13 4V C C D _ P L L 13 5G N D _ P L L 13 6VCCA_PLL137GNDA_PLL138GND39IO/DEV_OE40IO/DM1B41IO42IO43IO44IO45VCCIO446IO/DPCLK247IO48GND49VCCINT50IO/VREFB4N151IO52IO53GND56VCCIO454IO55IO57IO58IO59IO60GND61VCCINT62IO/VREFBB4N063IO/DPCLK464IO65VCCIO466IO67GND68IO69IO70IO71IO72I O / D M 1 R7 3I O7 4I O / I N I T _ D O N E7 5I O / n C E O7 6V C C I O 37 7G N D7 8I O / V R E F B 3 N 17 9I O8 0I O8 1n S T A T U S8 2C O N F _ D O N E8 3M S E L 18 4M S E L 08 5I O8 6I O / D P C L K 68 7C L K 78 8C L K 68 9C L K 59 0C L K 49 1I O9 2I O / D P C L K 79 3I O9 4V C C I O 39 5I O9 6I O9 7G N D9 8I O / V R E F B 3 N 09 9I O1 0 0I O1 0 1V C C I O 31 0 2I O / P L L 2 _ O U T p1 0 3I O / P L L 2 _ O U T n1 0 4G N D1 0 5G N D _ P L L 21 0 6V C C D _ P L L 21 0 7G N D _ P L L 21 0 8VCCA_PLL2109GNDA_PLL2110GND111IO112IO113IO114IO115VCCIO2116GND117IO118IO/DPCLK8119IO/VREFB2N0120IO121IO122GND123VCCINT124IO125IO126VCCIO2127GND128IO129GND130VCCINT131IO/VREFB2N1132IO133IO134IO135IO/DPCLK10136IO137VCCIO2138IO139GND140IO141IO/DEV_CLR