【導(dǎo)讀】目···························································································································Ⅰ。詞····································································································言························································································································1. 計···············································································1. 構(gòu)······························&#183

　　

【正文】 GIC _ VECTOR (31 down to 0) 。 DQM: out STD_ LOGIC。 SDRAM_ B IU interface Hold: in STD _ LOGIC。 indicate the vali2 dation of the Command Holda: out STD_ LOGIC。 Data_ valid: out STD_ LOGIC。 SDRAM_ RW: in STD_ LOGIC。 Addr_ in: in STD _ LOGIC _ VECTOR ( 21 down to 0) 。 altogether 4M ( addr) 3 32bit Data_ biu_ in: in STD_ LOGIC_ VECTOR (31 down to 0) 。 Data_ biu _ out: out STD _ LOGIC_ VECTOR (31 down to 0) 。 ) 。 end SDRAM_ CTRL_ SUC。 它對 SDRAM的接口信號包括 : 11位地址輸出 Addr_ out、 2位 BANK選擇 Bank _ sel (即 A1 A12)、 4位命令組合 Command (即 CS ， RAS， CAS， WE)、數(shù)據(jù)線三態(tài)使能 DQM (接到 SDRAM的 DQ2MU和 DQML 上 ) 和 32 位雙向數(shù)據(jù)Data_DRAM。對邏輯內(nèi)部 ( SDRAM_ BIU模塊 )的接口信號包括 : 訪問 SDRAM 請求和響應(yīng)信號 Hold、 Holda、讀 /寫信號輸入 SDRAM _ RW、 22位地址輸入信號吉林農(nóng)業(yè)大學(xué)本科畢業(yè)設(shè)計 22 Addr_ in、 32位數(shù)據(jù)輸入、輸出信號 Data_ biu_ in和 Data_ biu_ out。 圖 8 控制器的內(nèi)部狀態(tài)機示意圖 Fig. 8 controller39。s internal state machine schematic drawing （ 1）讀操作 SDRAM_BIU模塊在有讀請求時 , 將訪問請 求信號 Hold和讀 /寫信號 SDRAM_ RW置高電平 ,同時在 Addr_ in上給出讀操作的起始地址。在檢測到 SDRAM控制器模塊給出數(shù)據(jù)有效信號后即開始從 Data_ biu_ out讀取數(shù)據(jù)。讀完全部數(shù)據(jù)后將等待訪問請求 有刷新請求？ 有讀寫請求？ 地址鎖存，激活第一個 BANK 并等待 trrd 激活第二個BANK 并等待 trrd SDRAM_RW 為高？ 開始寫操作 開始讀操作 讀寫請求HOLD 有效？ 讀寫請求HOLD 有效？ 寫命令保持，列地址加 1 清除應(yīng)答信號HOLDA 對所有BANK 充電 等待 trp 讀命令保持，列地址加 1 INIT_END=’1’ NO Yes No Yes No Yes No Yes No AUTO REFRESH 等待 trc Yes 等待 SDRAM 初始化完成 吉林農(nóng)業(yè)大學(xué)本科畢業(yè)設(shè)計 23 Hold置低即完成一次讀操作。 （ 2） 寫操 作 SDRAM_ BIU模塊將訪問請求信號 Hold置高 ,將讀 /寫信號 SDRAM_ RW的 置低表示有寫請求 , 同時在 Addr_ in上給出寫操作的起始地址。在檢測到 SDRAM控制器模塊給出訪問應(yīng)答信號 Holda后即開始從 Data_ biu_ in寫入數(shù)據(jù)。寫完全部數(shù)據(jù) 后 ， 將 Hold置低即停止寫入。在讀和寫時都必須在信號 Hold的上升沿 ， 同時將讀寫信號 SDRAM_ RW和訪問地址 Addr_ in置為正確值 , 并保持到收到訪問應(yīng)答信號 Holda后。兩次讀寫請求之間必須間隔至少兩個時鐘周期 (等上一次操作的Holda變回?zé)o效 ) 。 （ 3） 實現(xiàn)原理 刷新計數(shù) ： 使用一個 10位計數(shù)器循環(huán)計數(shù) , 當(dāng)計數(shù)值達到設(shè)定的計數(shù)時間后 , 給出刷新請求。計數(shù)時間的計算公式如下 : 計數(shù)時間 REF_ CNT_ VALUE = 刷新周期 64ms / 刷新行數(shù) 4096 / 時鐘周期 25ns。 因為主狀態(tài)機對刷新請求響應(yīng)的優(yōu)先極比讀寫請求高 , 所以在給出刷新請求后最多等待一次連續(xù)讀寫操作完成的時間即可響應(yīng)并完成一行的刷新。這樣在刷新周期 64ms內(nèi)必然能夠完成所有行的刷新。 (需要注意 , 在用于低于 40MHz的工作頻率時 , 需從新計算相應(yīng)的刷新 計數(shù)值。 ) （ 4） 工作方式和地址映射 因為 SDRAM本身并不支持任意長度的突發(fā) ,所以為了實現(xiàn)這一需求 , 采用了一種較為靈活的訪問方式 : 將 SDRAM的工作模式設(shè)為突發(fā)寫和讀 ,而突發(fā)長度均為 1。這樣 , 利用讀命令之間和寫命令之間可以連續(xù)操作的功能 , 由控制器來自動產(chǎn)生地址計數(shù)和 BANK選擇 , 連續(xù)向 SDRAM給出讀寫命令直到操作完成 , 即實現(xiàn)了任意長度的突發(fā)。為了避免在讀寫到一行的結(jié)尾后需要從新?lián)Q行 , 在讀寫完一行后轉(zhuǎn)到下一 BANK的同一行操作 , 即用 BANK +列作為存儲區(qū)的地位地址 , 而行地址作為高位地址 。對 HM5264165 而言 , A21 ～ A10映射到行地址 A11～ A0, A A8 作為 BANK選擇信號映射到 SDRAM的 A1 A12, A7～ A0映射到 SDRAM的列地址 A7～ A0。因此 , 在開始連續(xù)讀寫前必須先鎖存 SDRAM_ BIU模塊輸入的 22位地址 , 并激活其對應(yīng)的當(dāng)前 BANK和下一個 BANK, 開始讀寫后 , 控制器自動將低位地址 A9～ A0每次加 1并連續(xù)給出讀寫命令 ( READ、 WRITE 不能用帶自動充電的 READA、 WR ITEA) 直到訪問請求信號 Hold變?yōu)闊o效。 每次連續(xù)讀 寫后 , 在回到 IDLEA 狀態(tài)之前 ,都用 PALL命令對所有的 BANK進行了充電。以滿足刷新的需要 [18]。列選等待時間 /CAS Latency設(shè)為 3 個時鐘周期 , 突發(fā)順序設(shè)為 Sequential 。 （ 5） 工作性能 吉林農(nóng)業(yè)大學(xué)本科畢業(yè)設(shè)計 24 該 SDRAM控制器的讀寫響應(yīng)時間最短為 4個時鐘周期 , 讀操作時的數(shù)據(jù)有效輸出則還需要 9個時鐘周期。在用于較短突發(fā)長度的操作時 , 該控制器的內(nèi)部狀態(tài)機示意圖如圖 2。如在突發(fā)讀 12個數(shù)據(jù)單元時 , 需要約 25 個時鐘周期才能完成 , 帶寬利用率僅為 50%。如果需要更快的響應(yīng)速度則需要對邏輯內(nèi)部進行優(yōu) 化。突發(fā)長度可達到 257 (列數(shù) + 1) , 如果需要更大的突發(fā)長度 , 可以通過同時激活多于兩個 BANK來實現(xiàn)。該控制器正常工作在 60MHz的頻率下 , 如果頻率更高時 , 可能由于 FPGA的時延和時鐘抖動等帶來不穩(wěn)定因素。邏輯編譯實現(xiàn)時需要使用UCF文件對 I/O腳加以嚴(yán)格約束 , 在印制版設(shè)計時還需要注意布局、匹配、布線等因素。 3． FPGA 介紹與設(shè)計 FPGA是英文 Field Programmable Gate Array的縮寫 即現(xiàn)場可編程門陣列，它是在可編程陣列邏輯門陣列邏輯可編程邏輯器件等可編程器 件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路 ASIC（ Application Specific Integrated Circuit）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。 FPGA能完成任何數(shù)字器件的功能，上至高性能CPU,下至簡單的 74系列電路，都可以用 FPGA來實現(xiàn)。 FPGA如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖什么是輸入法，或是硬件描述語言自由設(shè)計一個數(shù)字系統(tǒng)。通過軟件仿真，我們可以事先驗證設(shè)計的正確性。在 PCB完成以后，還 可以利用 FPGA的在線修改能力，隨時修改設(shè)計而不必改動硬件電路。使用 FPGA來開發(fā)數(shù)字電路，可以大大縮短設(shè)計時間，減少 PCB面積，提高系統(tǒng)的可 行 性。 PLD的這些優(yōu)點使得 PLD技術(shù)在 90年代以后得到飛速的發(fā)展，同時也大大推動了電子設(shè)計自動化 EDA（ Electronic Design Automatic）軟件和硬件描述語言 VHDL(VeryHighSpeed Integrated Circuit Hardware Description)的進步。 目前 FPGA已在下述領(lǐng)域得到了廣泛的 應(yīng)用 ：通信領(lǐng)域， 現(xiàn)代通信 系統(tǒng)也正朝著功能更強、體積更小，速度更快、功耗更低的方向發(fā)展，而 FPGA 在集成度、功能和速度上的優(yōu)勢正好滿足通信系統(tǒng)的要求，已廣泛應(yīng)用于民用的移動電話、程控交換機、集群電臺、廣播發(fā)射機和調(diào)制解調(diào)器，軍用的雷達設(shè)備、圖象處理儀器、遙控遙測設(shè)備、加密通信機中 [19]。 光電軸角編碼器以其高精度、高分辨力、高頻響以及體積小、重量輕、結(jié)構(gòu)簡單、可實現(xiàn)數(shù)字量輸出等綜合技術(shù)優(yōu)勢在現(xiàn)代精密測量與控制設(shè)備中得到了廣泛應(yīng)用 , 是工業(yè)自動化和辦公自動化設(shè)備中比較理想的角度傳感器。隨著光電科學(xué)的發(fā)展 ,采用新原理 , 應(yīng)用新技術(shù) 的各類新型光電軸角編碼器將會不斷出現(xiàn) , 并向著小型化、智能化和集成化的方向發(fā)展 , 以滿足各個領(lǐng)域多種應(yīng)用場合的需要。 FPGA 芯片介紹 吉林農(nóng)業(yè)大學(xué)本科畢業(yè)設(shè)計 25 目前 FPGA 的品種很多，有 XILINX 的 XC 系列、 TI 公司的 TPC 系列、 ALTERA公司的 FIEX 系列等。 FPGA(Field Programmable Gate Array)即現(xiàn)場可編程門陣列，它是在 PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路 (ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編 程器件門電路數(shù)有限的缺點。 FPGA 的使用非常靈活，同一片 FPGA 通過不同的編程數(shù)據(jù)可以產(chǎn)生不同的電路功能。 FPGA 在通信、數(shù)據(jù)處理、網(wǎng)絡(luò)、儀器、工業(yè)控制、軍事和航空航天等眾多領(lǐng)域得到了廣泛應(yīng)用。隨著功耗和成本的進一步降低， FPGA 還將進入更多的應(yīng)用領(lǐng)域。而單片機是指一個集成在一塊芯片上的完整計算機系統(tǒng)。盡管他的大部分功能集成在一塊小芯片上，但是它具有一個完整計算機所需要的大部分部件： CPU、內(nèi)存、內(nèi)部和外部總線系統(tǒng)，目前大部分還會具有外存。同時集成諸如通訊接口、定時器，實時時鐘等外圍設(shè)備。而現(xiàn)在最強大的單片 機系統(tǒng)甚至可以將聲音、圖像、網(wǎng)絡(luò)、復(fù)雜的輸入輸出系統(tǒng)集成在一塊芯片上。 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的 RAM 進行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 加電時， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后， FPGA進入工作狀態(tài)。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復(fù)使用 [20]。 FPGA 的編程無須專用的 FPGA 編程器，只須用通用的 EPROM、 PROM編程器即可。當(dāng)需要修改 FPGA 功能時 ，只需換一片 EPROM 即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此， FPGA 的使用非常靈活。 FPGA 有多種配置模式：并行主模式為一片 FPGA 加一片 EPROM 的方式；主從模式可以支持一片 PROM 在 FPGA中設(shè)計和實現(xiàn) SDRAM控制器 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個新概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個部分 [21]。 FPGA 的基本特點主要有： （ 1） 采用 FPGA 設(shè)計 ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 （ 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 （ 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。 （ 4） FPGA 是 ASIC 電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之一。 （ 5） FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 吉林農(nóng)業(yè)大學(xué)本科畢業(yè)設(shè)計 26 （ 6） FPGA 提供了通用 的計算結(jié)構(gòu)，非常適合于軟件無線電中基帶和 IF 數(shù)字處理的需要。 （ 7） FPGA 作為通用處理器或 DSP 軟件處理的硬件協(xié)處理器，能夠增強功能，改善吞吐量，減小系統(tǒng)成本和降低系統(tǒng)功率 [22]。 可以說 ， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 目前 FPGA 的品種很多，有 XILINX 的 XC 系列、 TI 公司的 TPC 系列、ALTERA 公司的 FIEX 系列等。 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的 RAM 進行編程。用戶可以根據(jù)不同的配置模式，采用不 同的編程方式。加電時， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后， FPGA 進入工作狀態(tài)。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復(fù)使用。 FPGA 的編程無須專用的FPGA 編程器，只須用通用的 EPROM、 PROM 編程器即可。當(dāng)需要修改 FPGA功能時，只需換一片 EPROM 即可。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此， FPGA 的使用非常靈活。 FPGA 有多種配置模式：并行主模式為一片 FPGA 加一片 EPROM 的方式；主從模式可以支持一片 PROM編 程多片 FPGA；串行模式可以采用串行 PROM 編程 FPGA；外設(shè)模式可以將FPGA 作為微處理器的外設(shè)，由微處理器對其編程。 FPGA 應(yīng)用領(lǐng)域 有通信領(lǐng)域；消費電子市場； 汽車電子領(lǐng)域等；隨著工藝的不斷提升 ,FPGA 帶來的密度增加、成本降低、升級靈活等優(yōu)勢將更加彰顯，未來我們還將看到它在消費電子、汽車電子等領(lǐng)域發(fā)揮更多的作用。 FPGA 有多種配置模式：并行主模式為一片 FPGA 加一片 EPROM 的方式；主從模式可以支持一片 PROM 編程多片 FPGA；串行模式可以采用串行 PROM編程 FPGA；外設(shè)模式可以將 FPGA 作為微 處理器的外設(shè)，由微處理器對其編程。 如何實現(xiàn)快速的時序收斂、降低功耗和成本、優(yōu)化時鐘管理并降低 FPGA 與PCB 并行設(shè)計的復(fù)雜性等問題，一直是采用 FPGA 的系統(tǒng)設(shè)計工程師需要考慮的關(guān)鍵問題。如今，隨著 FPGA 向更高密度、更大容量、更低功耗和集成更多IP 的方向發(fā)展，系統(tǒng)設(shè)計工程師在從這些優(yōu)異性能獲益的同時，不得不面對由于 FPGA 前所未有的性能和能力水平而帶來的新的設(shè)計挑戰(zhàn)。 例如，領(lǐng)先 FPGA 廠商 Xilinx 最近推出的 Virtex5 系列采用 65nm 工藝，可提供高達 33 萬個邏輯單元、 1,200 個 I/O 和大量硬 IP 塊。超大容量和密度使復(fù)雜的布線變得更加不可預(yù)測，由此帶來更嚴(yán)重的時序收斂問題。此外，針對不同應(yīng)用而集成的更多數(shù)量的邏輯功能、 DSP、嵌入式處理和接口模塊，也讓時鐘管理和電壓分配問題變得更加困難。 幸運地是， FPGA 廠商、 EDA 工具供應(yīng)商正在通力合作解決 65nm FPGA 獨特的設(shè)計挑戰(zhàn)。不久以前， Synplicity 與 Xilinx 宣布成立超大容量時序收斂聯(lián)合工作小組，旨在最大程度幫助地系統(tǒng)設(shè)計工程師以更快、更高效的方式應(yīng)用 65nm 吉林農(nóng)業(yè)大學(xué)本科畢業(yè)設(shè)計 27 FPGA 器件。設(shè)計軟件供應(yīng)商 Magma 推出的綜合 工具 Blast FPGA 能幫助建立優(yōu)化的布局，加快時序的收斂。 最近 FPGA 的配置方式已經(jīng)多元化！編程多片 FPGA；串行模式可以采用串行 PROM 編程 FPGA；外設(shè)模式可以將 FPGA 作為微處理器的外設(shè)，由微處理器對其編程。 FPGA設(shè)計實現(xiàn)中代碼設(shè)計風(fēng)格對設(shè)計的影響很大 ,而綜合器的優(yōu)化結(jié)果主要是依靠設(shè)計者的代碼風(fēng)格。好的代碼風(fēng)格使得優(yōu)化結(jié)果能更上一層樓 ,而不良的代碼風(fēng)格卻使得優(yōu)化結(jié)果常常南轅北轍。本設(shè)計中狀態(tài)機的設(shè)計實現(xiàn)最為重要。在設(shè)計實現(xiàn)中 ,使用條件判斷語句一定要慎重 ,盡量使用 “if else”這種 完整的判斷