【正文】 為主設(shè)備，其他設(shè)置采用默認(rèn)值。 avalonM M Tristate總線橋IP核Avalontristate 總線橋 IP 核用來(lái)實(shí)現(xiàn)片內(nèi) Avalon 總線到片外三態(tài)總線的轉(zhuǎn)換。所以任何 Avalon 總線主設(shè)備訪問任何片外三態(tài)芯片（如 SRAM 存儲(chǔ)器、FLASH 存儲(chǔ)器）都需要 AvalonMM Tristate 總線橋。 controller IP核如果系統(tǒng)的程序代碼和數(shù)據(jù)需要的存儲(chǔ)容量比較大，則通常需要片外存儲(chǔ)器，如SDRAM 存儲(chǔ)器。在 Nios II 處理器中，SDRAM controller IP 核為 FPGA 片外 SDRAM提供一個(gè) Avalon 接口，使設(shè)計(jì)者在 FPGA 中創(chuàng)建一個(gè)方便與 SDRAM 芯片連接的定制系統(tǒng)，實(shí)現(xiàn) Avalon 總線主設(shè)備向 SDRAM 的讀/寫功能。在本系統(tǒng)中，由于 SDRAM 沒有采用三態(tài)總線，因此 SDRAM controller IP 核可以直接與 Avalon 總線相連。SDRAM controller IP 核需要設(shè)置的參數(shù)比較多，但可以采用預(yù)制模式。本系統(tǒng) SDRAM 采用兩片 MT48LC4M16 并列而成，數(shù)據(jù)寬度為 32 bit，因此可以選擇“single Micron MT48LC4M32B27 chip”預(yù)制模式。 Memory IP核OnChip Memory IP 核為 SOPC 系統(tǒng)提供一個(gè)小容量的片上 RAM，能存儲(chǔ)程序代碼和數(shù)據(jù)。與其他片外存儲(chǔ)器相比，片上 RAM 能提供最快訪問讀寫速度，并且在 FPGA上電啟動(dòng)后即可初始化其中的內(nèi)容。OnChip Memory IP 核的配置比較簡(jiǎn)單，主要是配置數(shù)據(jù)寬度、容量和是否雙端口。在本系統(tǒng)中，數(shù)據(jù)寬度設(shè)置為 32bits，容量為 2K bytes，單端口 RAM。3. PIO IP 核PIO IP 核就是 I/O 管腳 IP 核，可以配置為輸入，輸出，雙向三種狀態(tài)，直接與 NiosII 處理器外的模塊或者與 FPGA 外部相連接。PIO IP 核可以用來(lái)連接用戶按鍵、LED燈等。PIO IP 核也可用來(lái)和其他 IP 軟核相連，這樣 Nios II 就可以通過(guò) I/O 虛擬管腳直接對(duì)外部 IP 軟核進(jìn)行控制。PIO IP 核的配置比較簡(jiǎn)單，主要是設(shè)置信號(hào)方向和寬度。在本系統(tǒng)中，信號(hào)設(shè)為輸出，8 位寬度。 Counter IP核Performance Counter IP 核能對(duì)軟件程序進(jìn)行高精度的實(shí)時(shí)的性能分析。利用它，用戶可以精確地測(cè)量多段代碼的執(zhí)行時(shí)間，性能報(bào)告能精確到一個(gè)時(shí)鐘周期。在程序中使用 Performance Counter 只需在需要測(cè)量的代碼的開頭和結(jié)尾各添加一條指令（宏代碼）。Performance Counter IP 核包含一組以一個(gè)時(shí)鐘周期為單位的計(jì)時(shí)器，可以獨(dú)立地對(duì)多段代碼進(jìn)行性能分析。在本系統(tǒng)，需要同時(shí)記錄軟件實(shí)現(xiàn)和硬件實(shí)現(xiàn)的性能分析，因此需要兩個(gè)段計(jì)時(shí)器，需要在設(shè)置中將段計(jì)時(shí)器的個(gè)數(shù)設(shè)置為 2。 ID IP 核System ID IP 核是一個(gè)簡(jiǎn)單的只讀設(shè)備，這為 SOPC Builder 系統(tǒng)提供唯一的標(biāo)識(shí)符。Nios II 處理器系統(tǒng)使用 System ID 去驗(yàn)證一個(gè)可執(zhí)行程序是否針對(duì)實(shí)際的映像被編譯，該硬件映像在目標(biāo) FPGA 中被配置。如果可執(zhí)行程序中期望的 ID 與 FPGA 中系統(tǒng)ID 不匹配，則軟件有可能無(wú)法正確執(zhí)行。系統(tǒng)復(fù)位后可以由軟件檢查系統(tǒng) ID。如果程序沒有運(yùn)行在所期望的 SOPC Builder系統(tǒng)，則程序可能運(yùn)行不正確。如果程序沒有崩潰，則可能出現(xiàn)一些隱藏的錯(cuò)誤且很難找出來(lái)。為避免這種情況發(fā)生，程序可將所期望的 System ID 與目前的 System ID進(jìn)行比較，若不匹配，則報(bào)告一個(gè)錯(cuò)誤。SOPC軟件系統(tǒng)設(shè)計(jì)Nios ‖嵌入式處理器是一種通用的RISC處理器，軟件設(shè)計(jì)與其他微處理器的軟件設(shè)計(jì)非常相似。Nios ‖嵌入式處理器支持標(biāo)準(zhǔn)的C/C++程序開發(fā)，支持適合嵌入式系統(tǒng)軟件開發(fā)目源碼開放的C標(biāo)準(zhǔn)庫(kù)——Newlib。Altera為Nios ‖軟件開發(fā)提供了編程接口——HAL它提供了底層設(shè)備驅(qū)動(dòng)、HAL API及C標(biāo)準(zhǔn)庫(kù)等豐富的資源。因此，Nios ‖的SOPC軟件系統(tǒng)開發(fā)主要是在Nios ‖IDE中以HAL為基礎(chǔ)，開發(fā)標(biāo)準(zhǔn)的C/C++嵌入式應(yīng)用程序。 UART 串口通信在本系統(tǒng)中，UART 串口是 Nios II 處理器與 DSPACE 實(shí)時(shí)仿真系統(tǒng)進(jìn)行通信、完成數(shù)據(jù)傳輸?shù)慕涌?。?Nios II 處理器中，Altera 提供 UART 的 HAL 系統(tǒng)庫(kù)驅(qū)動(dòng)程序，用戶可以通過(guò)兩種方式對(duì) UART 進(jìn)行訪問和控制：一種方法是使用 ANSI C 標(biāo)準(zhǔn)庫(kù)函數(shù)來(lái)訪問 UART內(nèi)核，如 Printf 和 Getchar 函數(shù)；另一種方法則是通過(guò) HAL API 訪問 UART 寄存器，對(duì)UART 進(jìn)行訪問和控制。前一種方法比較簡(jiǎn)單直接，但實(shí)現(xiàn)的效率較低。本文采用訪問 UART 寄存器的方式，通過(guò)中斷方式接收串口數(shù)據(jù)，通過(guò)查詢方式發(fā)送串口數(shù)據(jù)。在本系統(tǒng)中，F(xiàn)PGA 控制器和 DSPACE 實(shí)時(shí)仿真系統(tǒng)之間傳遞的是狀態(tài)量、測(cè)量輸出量和控制增量。由于串口通信中傳遞的只是字符流，而且 Nios II 系統(tǒng)和 DSPACE實(shí)時(shí)仿真系統(tǒng)的數(shù)據(jù)形式并不一致，因此在 FPGA 控制器和 DSPACE 實(shí)時(shí)仿真系統(tǒng)之間需要一個(gè)簡(jiǎn)單的通信協(xié)議，并在發(fā)送端和接收端完成對(duì)通信協(xié)議的實(shí)現(xiàn)。具體的通信協(xié)議如下：a) 波特率：115200bps，8 位數(shù)據(jù)位，1 位停止位，無(wú)校驗(yàn)位；b) 接收和發(fā)送緩沖設(shè)為 4 個(gè)字節(jié)；c) 數(shù)據(jù)的寬度為 16 位，RS232 的發(fā)送端和接收端之間傳輸?shù)臄?shù)據(jù)位是原碼格式的二進(jìn)制流，發(fā)送端和接收端需要完成相應(yīng)的數(shù)據(jù)轉(zhuǎn)換；d) 數(shù)據(jù)（16 位）分成兩個(gè)字符發(fā)送，先發(fā)送高位，后發(fā)送低位。為實(shí)現(xiàn)此通信協(xié)議，串口發(fā)送程序中包含數(shù)據(jù)封裝和串口數(shù)據(jù)發(fā)送程序，串口接收程序中則包含串口數(shù)據(jù)接收和數(shù)據(jù)解析的程序，從而完成 Nios II 處理器和 DSPACE實(shí)時(shí)仿真系統(tǒng)之間的通信和數(shù)據(jù)交換。 系統(tǒng)集成及調(diào)試完成系統(tǒng)軟件和硬件設(shè)計(jì)后，需要將軟硬件進(jìn)行集成，并將系統(tǒng)下載到FPGA芯片中，進(jìn)行調(diào)試，驗(yàn)證系統(tǒng)功能。首先對(duì)硬件系統(tǒng)部分進(jìn)行編譯綜合，生成硬件系統(tǒng)的配置文件。然后將“.sof”配置文件下載到FPGA。然后在Nios ‖IDE中將設(shè)計(jì)的系統(tǒng)編譯、鏈接、生產(chǎn)可執(zhí)行文件，并將下載到目標(biāo)板，在目標(biāo)板上進(jìn)行調(diào)試。Altera 為 SOPC 系統(tǒng)提供了多種調(diào)試方法和工具。在 Nios II 處理器中，可以設(shè)置多個(gè)斷點(diǎn)，能方便地觀察程序的跳轉(zhuǎn)和各寄存器、變量的變量情況。除了可以采用示波器、邏輯分析儀等工具進(jìn)行測(cè)試外，還可以采用 Altera 的 Signal Tap II 邏輯分析儀進(jìn)行調(diào)試。Signal Tap II 是第二代系統(tǒng)級(jí)調(diào)試工具，使用它能夠獲取、顯示 SOPC 系統(tǒng)的實(shí)時(shí)信號(hào)，能方便地觀察硬件和軟件的交互作用。本系統(tǒng)中需要通過(guò)串口實(shí)現(xiàn) FPGA 和 DSPACE 實(shí)時(shí)仿真系統(tǒng)的通信，為方便串口通信的調(diào)試，可先采用串口調(diào)試軟件對(duì) PC 機(jī)和 FPGA 之間的串口通信進(jìn)行調(diào)試，驗(yàn)證SOPC 系統(tǒng)的串口通信正常工作后再進(jìn)行 FPGA 和 DSPACE 系統(tǒng)串口通信的驗(yàn)證。硬件和軟件系統(tǒng)調(diào)試完成后，則需要使用FPGA器件編程工具將硬件系統(tǒng)的配置文件下載到FPGA的配置芯片或存儲(chǔ)器，將軟件系統(tǒng)生產(chǎn)的可執(zhí)行文件（*.elf）編程到存儲(chǔ)器中，從而使整個(gè)SOPC系統(tǒng)在FPGA芯片中運(yùn)行。第6 章 總結(jié)近年來(lái)，預(yù)測(cè)控制算法的應(yīng)用逐漸跨越工業(yè)控制，延伸到航空、機(jī)電、網(wǎng)絡(luò)、交通等眾多領(lǐng)域。新的應(yīng)用領(lǐng)域?qū)刂破魈岢隽诵碌囊螅绺邔?shí)時(shí)性、微型化、高可靠性和低成本等。這也是預(yù)測(cè)控制算法在新應(yīng)用中面臨的迫切問題。本文從硬件實(shí)現(xiàn)的角度探索新的快速實(shí)現(xiàn)方案來(lái)加快預(yù)測(cè)控制算法的求解速度，提高其控制器的實(shí)時(shí)性。本文的主要內(nèi)容是采用基于 Nios II 軟核處理器的 SOPC 方案，利用 FPGA 實(shí)現(xiàn)廣義預(yù)測(cè)控制算法。本文詳細(xì)介紹了基于 FPGA 的預(yù)測(cè)控制器的實(shí)現(xiàn)，主要包括SOPC 硬件系統(tǒng)及軟件系統(tǒng)的設(shè)計(jì)。本文對(duì)實(shí)時(shí)仿真結(jié)果進(jìn)行了比較分析，驗(yàn)證了基于 FPGA 的預(yù)測(cè)控制器的功能及實(shí)時(shí)性。實(shí)驗(yàn)結(jié)果表明基于 FPGA 的預(yù)測(cè)控制器具有高實(shí)時(shí)性、微型化、高可靠性和低成本等特性，能充分滿足新應(yīng)用的需求。參考文獻(xiàn)[1] Leonidas G. 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